JPS6146045A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6146045A JPS6146045A JP59166373A JP16637384A JPS6146045A JP S6146045 A JPS6146045 A JP S6146045A JP 59166373 A JP59166373 A JP 59166373A JP 16637384 A JP16637384 A JP 16637384A JP S6146045 A JPS6146045 A JP S6146045A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- substrate
- gate
- laser
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/491—Antifuses, i.e. interconnections changeable from non-conductive to conductive
- H10W20/492—Antifuses, i.e. interconnections changeable from non-conductive to conductive changeable by the use of an external beam, e.g. laser beam or ion beam
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体技術さらにはプログラム素子技術に
関し、例えば半導体装置におけるヒユーズと代替可能な
プログラム素子の形成に利用して有効な技術に関する。
関し、例えば半導体装置におけるヒユーズと代替可能な
プログラム素子の形成に利用して有効な技術に関する。
［背景技術］
例えば２５６キロビツトのダイナミックＲＡＭ（ランダ
ム・アクセス・メモリ）のような大容量の半導体記憶装
置においては、メモリアレイ内の欠陥ビットを含、むメ
モリ列を、予ｉｆｆのメモリ列と切り換えることによっ
てチップの歩留まりを向上させる目的で冗長回路が設け
られることがある。
ム・アクセス・メモリ）のような大容量の半導体記憶装
置においては、メモリアレイ内の欠陥ビットを含、むメ
モリ列を、予ｉｆｆのメモリ列と切り換えることによっ
てチップの歩留まりを向上させる目的で冗長回路が設け
られることがある。
この冗長回路への切り換えを行なうため、従来は一般に
半導体基板上にシリコン酸化膜のような絶縁膜を介して
ポリシリコン等からなるヒユーズを形成し、このヒユー
ズの切断の有無によって切り換えが行なわれている。こ
の場合、ヒユーズは両端に２０Ｖ程度の電圧をかけて過
電流を流し、あるいはレーザーを照射することによって
溶断させることができる（ポリシリコン・ヒユーズを冗
長回路の切換え用プログラム素子とした技術については
、例えば特願昭５８−２１９４０８号に示されている）
。
半導体基板上にシリコン酸化膜のような絶縁膜を介して
ポリシリコン等からなるヒユーズを形成し、このヒユー
ズの切断の有無によって切り換えが行なわれている。こ
の場合、ヒユーズは両端に２０Ｖ程度の電圧をかけて過
電流を流し、あるいはレーザーを照射することによって
溶断させることができる（ポリシリコン・ヒユーズを冗
長回路の切換え用プログラム素子とした技術については
、例えば特願昭５８−２１９４０８号に示されている）
。
ところが、上記のようにポリシリコン・ヒユーズをプロ
グラム素子とした半導体装置においては。
グラム素子とした半導体装置においては。
ヒユーズ溶断の際に、蒸発されるヒユーズの成分が外部
に飛散できるようにし、またレーザー溶断では高エネル
ギのレーザーを用いるのでレーザーによるパッシベーシ
ョン膜への損傷を防止するため、切断部の上方のパッシ
ベーション膜が一部除去されて開口部（窓）が形成され
るようになっている、 そのため、ヒユーズ溶断後、この開口部をそのままにし
ておくと、そこに水分等が付着し、さらにその水分が眉
間絶縁膜の下に浸入して半導体集積回路を構成する素子
を劣化させるおそれがある。
に飛散できるようにし、またレーザー溶断では高エネル
ギのレーザーを用いるのでレーザーによるパッシベーシ
ョン膜への損傷を防止するため、切断部の上方のパッシ
ベーション膜が一部除去されて開口部（窓）が形成され
るようになっている、 そのため、ヒユーズ溶断後、この開口部をそのままにし
ておくと、そこに水分等が付着し、さらにその水分が眉
間絶縁膜の下に浸入して半導体集積回路を構成する素子
を劣化させるおそれがある。
特に最近使用されるようになって来たプラスチックパッ
ケージでは、比較的水分がパッケージ内に浸入し易いの
で、ヒユーズ形成部分のパッシベーション膜に開口部が
あると、水分の浸入による損傷が起き易いという問題点
がある。
ケージでは、比較的水分がパッケージ内に浸入し易いの
で、ヒユーズ形成部分のパッシベーション膜に開口部が
あると、水分の浸入による損傷が起き易いという問題点
がある。
また、水分による損傷を防止するためヒユーズ溶断後に
開口部の上に保護膜を形成することも行なわれているが
、それによるとプロセスの工程数が増えてしまうという
不都合がある。
開口部の上に保護膜を形成することも行なわれているが
、それによるとプロセスの工程数が増えてしまうという
不都合がある。
［発明の目的］
この発明の目的は、半導体集積回路におけるヒユーズと
代替可能なプログラム素子形成技術を提供することにあ
る。
代替可能なプログラム素子形成技術を提供することにあ
る。
この発明の他の目的は、プロセスを複雑にすることなく
パッケージ内に浸入した水分による半導体集積回路の損
傷を防止できるプログラム素子形成技術を提供すること
にある。
パッケージ内に浸入した水分による半導体集積回路の損
傷を防止できるプログラム素子形成技術を提供すること
にある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［Ｍ明の概要コ
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、半導体記憶装置の冗長回路切換え用のプログ
ラム素子として、ヒユーズの代わりにＭＯＳＦＥＴ （
絶縁ゲート型電界効果トランジスタ）を用い、パッシベ
ーション膜の上からこのＭＯＳＦＥＴのゲート電極部に
比較的低エネルギのレーザーを照射してゲートを破壊し
、ゲートと基体間を短絡状態にさせることによって、プ
ログラム素子形成部のパッシベーション膜に水分等の浸
入口となる開口部を形成することなく、しかも低エネル
ギのレーザーでプログラムを行なえるようにし、これに
よってプロセスを複雑にすることなく水分による集積回
路の損傷を防止できるようなプログラム素子を提供する
という上記目的を達成するものである。
ラム素子として、ヒユーズの代わりにＭＯＳＦＥＴ （
絶縁ゲート型電界効果トランジスタ）を用い、パッシベ
ーション膜の上からこのＭＯＳＦＥＴのゲート電極部に
比較的低エネルギのレーザーを照射してゲートを破壊し
、ゲートと基体間を短絡状態にさせることによって、プ
ログラム素子形成部のパッシベーション膜に水分等の浸
入口となる開口部を形成することなく、しかも低エネル
ギのレーザーでプログラムを行なえるようにし、これに
よってプロセスを複雑にすることなく水分による集積回
路の損傷を防止できるようなプログラム素子を提供する
という上記目的を達成するものである。
［実施例１コ
第１図は、本発明をＣＭＯ８（相補型ＭＯＳ）型栂成の
ＲＡＭにおける冗長回路切換え用のプログラム素子に適
用した場合の一実施例を示す。
ＲＡＭにおける冗長回路切換え用のプログラム素子に適
用した場合の一実施例を示す。
この実施例では、プログラム素子としてのＭＯＳＦＥＴ
ＱＰと、このＭＯＳＦＥＴＱＰのゲート端子と回路の接
地点との間に接続された高抵抗素子Ｒとによってプログ
ラム可能なレベル設定回路１が設けられている。上記Ｍ
Ｏ５ＦＥＴＱＰの基体には電源電圧Ｖｃｃが印加され、
ＭＯＳＦＥＴＱＰのソース端子とドレイン端子にも電源
電圧Ｖｃｃが印加されている。また、特に制限されない
が、上記ＭＯＳＦＥＴＱＰは第２図（Ａ）４．：示すよ
うにＰチャンネル形に形成され、上記高抵抗素子Ｒは、
不純物を含まないように形成されたノンドープ・ポリシ
リコン層によって構成されている。
ＱＰと、このＭＯＳＦＥＴＱＰのゲート端子と回路の接
地点との間に接続された高抵抗素子Ｒとによってプログ
ラム可能なレベル設定回路１が設けられている。上記Ｍ
Ｏ５ＦＥＴＱＰの基体には電源電圧Ｖｃｃが印加され、
ＭＯＳＦＥＴＱＰのソース端子とドレイン端子にも電源
電圧Ｖｃｃが印加されている。また、特に制限されない
が、上記ＭＯＳＦＥＴＱＰは第２図（Ａ）４．：示すよ
うにＰチャンネル形に形成され、上記高抵抗素子Ｒは、
不純物を含まないように形成されたノンドープ・ポリシ
リコン層によって構成されている。
そして、上記レベル設定回路１の出力ノードｎ、の電位
は、例えばＹデコーダ２から出力される列選択信号φｙ
を選択的に転送するトランスファゲートとしてのＰチャ
ンネル形ＭＯ５ＦＥＴＱＩとＮチャンネル形ＭＯ５ＦＥ
ＴＱ２のゲート端子に印加されている。上記レベル設定
回路１は１図示しないメモリアレイ内の各メモリ列に対
応してそれぞれ設けられる。
は、例えばＹデコーダ２から出力される列選択信号φｙ
を選択的に転送するトランスファゲートとしてのＰチャ
ンネル形ＭＯ５ＦＥＴＱＩとＮチャンネル形ＭＯ５ＦＥ
ＴＱ２のゲート端子に印加されている。上記レベル設定
回路１は１図示しないメモリアレイ内の各メモリ列に対
応してそれぞれ設けられる。
上記レベル設定回路１を構成するＭＯ３ＦＥＴＱｐは、
第２図（Ａ）で示すように、パッシベーション膜３の上
からそのゲート電極４に向かってレーザーを照射すると
、ポリシリコン層からなるゲート電極４が溶融される。
第２図（Ａ）で示すように、パッシベーション膜３の上
からそのゲート電極４に向かってレーザーを照射すると
、ポリシリコン層からなるゲート電極４が溶融される。
そして、この溶融された電極材料が、同図（Ｂ）に示す
ようにゲート絶縁膜６を貫通して半導体基板５の主面に
達し、ゲート電極４と基板５との間が短絡される。この
場合、ＭＯＳＦＥＴＱＰのゲート絶縁膜６は非常に薄い
ため、レーザーによってゲート電極４が溶融されると簡
単に破壊されて、ゲート電極と基板間が短絡される。
ようにゲート絶縁膜６を貫通して半導体基板５の主面に
達し、ゲート電極４と基板５との間が短絡される。この
場合、ＭＯＳＦＥＴＱＰのゲート絶縁膜６は非常に薄い
ため、レーザーによってゲート電極４が溶融されると簡
単に破壊されて、ゲート電極と基板間が短絡される。
しかも、この実施例によると、従来のポリシリコン・ヒ
ユーズのようにこれを完全に溶断する必要はなく、単に
溶融させるだけでよいので、低エネルギのレーザーを使
用することができる。そのため、上記実施例のように、
ゲート電極４の上に形成されたパッシベーション膜３の
上からレーザーを照射してゲート電極４を溶融させても
、パッシベーション膜３はほとんど損傷されることはな
い。
ユーズのようにこれを完全に溶断する必要はなく、単に
溶融させるだけでよいので、低エネルギのレーザーを使
用することができる。そのため、上記実施例のように、
ゲート電極４の上に形成されたパッシベーション膜３の
上からレーザーを照射してゲート電極４を溶融させても
、パッシベーション膜３はほとんど損傷されることはな
い。
従って、この実施例によると、プログラム素子としての
ＭＯＳＦＥＴＱｐのゲート電極４上のパッシベーション
膜３に開口部を形成したり、あるいはレーザー照射によ
りゲートと基板間を短絡した後にパッシベーション膜３
の形成を行なうようなプロセスをとる必要がない。
ＭＯＳＦＥＴＱｐのゲート電極４上のパッシベーション
膜３に開口部を形成したり、あるいはレーザー照射によ
りゲートと基板間を短絡した後にパッシベーション膜３
の形成を行なうようなプロセスをとる必要がない。
上記のようにして、プログラム素子としてのＭＯＳＦＥ
ＴＱＰのゲート絶縁膜６が破壊されてゲート電極４と基
板５との間が短絡されると、Ｎ−型半導体基板５には基
板電圧として電源電圧Ｖｃｃが印加されるため、第１図
に示すレベル設定回路１の出力ノードｎ１は、電源電圧
Ｖｃｃに近いハイレベルに設定される。この出力ノード
ｎ１の電位によって、トランスファゲートとしてのＰチ
ャンネル形ＭＯＳＦＥＴＱｘが非導通状態にされ、Ｎチ
ャンネル形Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２が導通状態に
される。すると、Ｙデコーダ２から出力された列選択信
号φｙは、メモリアレイ内の正規のメモリ列のデータ線
をメインアンプに接続させるカラムスイッチに伝えられ
ないで、予備のメモリ列を選択する冗長カラムスイッチ
へ伝えられるようになる。
ＴＱＰのゲート絶縁膜６が破壊されてゲート電極４と基
板５との間が短絡されると、Ｎ−型半導体基板５には基
板電圧として電源電圧Ｖｃｃが印加されるため、第１図
に示すレベル設定回路１の出力ノードｎ１は、電源電圧
Ｖｃｃに近いハイレベルに設定される。この出力ノード
ｎ１の電位によって、トランスファゲートとしてのＰチ
ャンネル形ＭＯＳＦＥＴＱｘが非導通状態にされ、Ｎチ
ャンネル形Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２が導通状態に
される。すると、Ｙデコーダ２から出力された列選択信
号φｙは、メモリアレイ内の正規のメモリ列のデータ線
をメインアンプに接続させるカラムスイッチに伝えられ
ないで、予備のメモリ列を選択する冗長カラムスイッチ
へ伝えられるようになる。
一方、レベル設定回路１内のＭＯＳＦＥＴＱＰのゲート
電極４にレーザーを照射しなかった場合には、ＭＯＳＦ
ＥＴＱＰのゲート絶縁膜６は破壊されないので、ゲート
電極４と基板５との間は絶縁されている。そのため、レ
ベル設定回路ｌの出力ノードｎ１の電位は、高抵抗素子
Ｒを通して供給される接地電位のようなロウレベルにさ
れる。
電極４にレーザーを照射しなかった場合には、ＭＯＳＦ
ＥＴＱＰのゲート絶縁膜６は破壊されないので、ゲート
電極４と基板５との間は絶縁されている。そのため、レ
ベル設定回路ｌの出力ノードｎ１の電位は、高抵抗素子
Ｒを通して供給される接地電位のようなロウレベルにさ
れる。
これによって、トランスファゲートとしてのＭＯ３ＦＥ
ＴＱ１が導通状態にされ、ＭＯ８ＦＥＴＱ２が非導通状
態にされる。その結果、Ｙデコーダ２から出力される列
選択信号φｙは、正規のメモリ列を選択するカラムスイ
ッチに伝えられ、予備メモリは選択されないことになる
。
ＴＱ１が導通状態にされ、ＭＯ８ＦＥＴＱ２が非導通状
態にされる。その結果、Ｙデコーダ２から出力される列
選択信号φｙは、正規のメモリ列を選択するカラムスイ
ッチに伝えられ、予備メモリは選択されないことになる
。
従って、メモリアレイ内の正規の各誠干り列に対応して
設けられたレベル設定回路ｉのうち、検査によって発見
された不良ビットを含むメモリ列に対応するレベル設定
回路１内のＭＯＳＦＥＴＱＰに対してのみ、レーザーを
照射してゲート・基体間を短絡してやれば、不良ビット
を含むメモリ列の代わりに予備のメモリ列が選択される
ようになる。
設けられたレベル設定回路ｉのうち、検査によって発見
された不良ビットを含むメモリ列に対応するレベル設定
回路１内のＭＯＳＦＥＴＱＰに対してのみ、レーザーを
照射してゲート・基体間を短絡してやれば、不良ビット
を含むメモリ列の代わりに予備のメモリ列が選択される
ようになる。
なお、上記実施例において、プログラム素子としてのＭ
ＯＳＦＥＴＱＰは、メモリセルあるいはその周辺回路を
構成するＰチャンネル形のＭＯＳＦＥＴと同時に形成す
ることができる。また、フリップフロップ型メモリセル
からなるスタティックＲＡＭでは、レベル設定回路１を
構成する高抵抗素子Ｒは、メモリセル内のポリシリコン
層からなる負荷抵抗と同時に形成することができる。
ＯＳＦＥＴＱＰは、メモリセルあるいはその周辺回路を
構成するＰチャンネル形のＭＯＳＦＥＴと同時に形成す
ることができる。また、フリップフロップ型メモリセル
からなるスタティックＲＡＭでは、レベル設定回路１を
構成する高抵抗素子Ｒは、メモリセル内のポリシリコン
層からなる負荷抵抗と同時に形成することができる。
口実施例２］
第３図には、本発明をＮチャンネル形ＭＯ８ＦＥＴのみ
からなるＲＡＭにおける冗長回路切換え用のレベル設定
回路に適用した場合の一実施例が示されている。
からなるＲＡＭにおける冗長回路切換え用のレベル設定
回路に適用した場合の一実施例が示されている。
この実施例では、ソース端子とドレイン端子および基体
が回路の接地点に接続されたプログラム素子としてのＮ
チャンネル形ＭＯ５ＦＥＴＱｐ″と、方のゲート端子と
電源電圧Ｖｃｃとの間に接続された高抵抗素子Ｒとによ
ってレベル設定回路１が構成されている。
が回路の接地点に接続されたプログラム素子としてのＮ
チャンネル形ＭＯ５ＦＥＴＱｐ″と、方のゲート端子と
電源電圧Ｖｃｃとの間に接続された高抵抗素子Ｒとによ
ってレベル設定回路１が構成されている。
上記ＭＯ３ＦＥＴＱｐ’ は、Ｐ型半導体基板の主面上
に直接形成され、該半導体基板が接地電位にバイアスさ
れることにより、ＭＯ５ＦＥＴＱｐ’の基体に接地電位
が印加される。
に直接形成され、該半導体基板が接地電位にバイアスさ
れることにより、ＭＯ５ＦＥＴＱｐ’の基体に接地電位
が印加される。
従って、この実施例のレベル設定回路１では、ＭＯＳＦ
ＥＴＱｐ ’のゲート電極にレーザーが照射されてゲー
ト電極と基板間が短絡されると、出力ノードｎ１′が接
地電位に近いロウレベルにされる゛。一方、レーザーが
照射されないと、ＭＯＳＦＥＴＱｐ’ のゲート破壊が
生じないので、出力ノードｎ１は、電源電圧Ｖｃｃのよ
うなハイレベルにされる。
ＥＴＱｐ ’のゲート電極にレーザーが照射されてゲー
ト電極と基板間が短絡されると、出力ノードｎ１′が接
地電位に近いロウレベルにされる゛。一方、レーザーが
照射されないと、ＭＯＳＦＥＴＱｐ’ のゲート破壊が
生じないので、出力ノードｎ１は、電源電圧Ｖｃｃのよ
うなハイレベルにされる。
従って、上記２つのレベルの中間の電圧をしきい値電圧
とするインバータ７で、上記レベル設定回路１の出力ノ
ードｎ１′の電位を受けて、そのインバータフの出力で
Ｙデコーダ２から出力される列選択信号φｙを正規のメ
モリ列もしくは予備メモリ列のカラムスイッチに伝える
トランスファゲートを開閉制御させるように−してやれ
ば、冗長回路の切換えを行なうことができる。
とするインバータ７で、上記レベル設定回路１の出力ノ
ードｎ１′の電位を受けて、そのインバータフの出力で
Ｙデコーダ２から出力される列選択信号φｙを正規のメ
モリ列もしくは予備メモリ列のカラムスイッチに伝える
トランスファゲートを開閉制御させるように−してやれ
ば、冗長回路の切換えを行なうことができる。
なお、この実施例のレベル設定回路は、０ＭＯ８構成の
ＲＡＭにおいて、Ｐウェル領域上に形成されたＮチャン
ネル形ＭＯ８ＦＥＴをプログラム素子として使用する場
合に適用することができる。
ＲＡＭにおいて、Ｐウェル領域上に形成されたＮチャン
ネル形ＭＯ８ＦＥＴをプログラム素子として使用する場
合に適用することができる。
その場合、ＭＯ５ＦＥＴＱｐ’ の基体は、ｎ−型半導
体基板ではなくＰウェル領域となる。
体基板ではなくＰウェル領域となる。
なお、上記実施例では、プログラム素子としてのＭＯＳ
ＦＥＴＱｐのゲート電極がポリシリコン層で形成されて
いるとしたが、それに限定されるものでなく、アルミニ
ウムその他の金属あるいはそれら゛のシリコン化合物も
しくはその複合構造（多層構造）からなるゲート電極で
ある場合にも適用することができる。
ＦＥＴＱｐのゲート電極がポリシリコン層で形成されて
いるとしたが、それに限定されるものでなく、アルミニ
ウムその他の金属あるいはそれら゛のシリコン化合物も
しくはその複合構造（多層構造）からなるゲート電極で
ある場合にも適用することができる。
さらに、上記実施例では、パッシベーション膜３の上か
らゲート電極４に向かってレーザーを照射するとしたが
、パッシベーション膜３とゲート電極４との間に眉間絶
縁膜があってもよいことはいうまでもない。
らゲート電極４に向かってレーザーを照射するとしたが
、パッシベーション膜３とゲート電極４との間に眉間絶
縁膜があってもよいことはいうまでもない。
［効果］
（１）半導体記憶装置の冗長回路切換え用のプログラム
素子として、ヒユーズの代わりにＭＯＳＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）を用い、パッシベーショ
ン膜の上からこのＭＯＳＦＥＴのゲート電極部に比較的
低エネルギのレーザーを照射してゲートを破壊し、短絡
状態にさせてプログラムを行なうようにしたので、プロ
ゲラ本素子形成部のパッシベーション膜に水分等の浸入
口となる開口部を形成することなく、しかも低エネルギ
のレーザーでプログラムが行なえるようになるという作
用により、プロセスを複雑にすることなく水分による集
積回路の損傷を防止できるという効果がある。
素子として、ヒユーズの代わりにＭＯＳＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）を用い、パッシベーショ
ン膜の上からこのＭＯＳＦＥＴのゲート電極部に比較的
低エネルギのレーザーを照射してゲートを破壊し、短絡
状態にさせてプログラムを行なうようにしたので、プロ
ゲラ本素子形成部のパッシベーション膜に水分等の浸入
口となる開口部を形成することなく、しかも低エネルギ
のレーザーでプログラムが行なえるようになるという作
用により、プロセスを複雑にすることなく水分による集
積回路の損傷を防止できるという効果がある。
（２）半導体記憶装置の冗長回路切換え用のプログラム
素子として、ヒユーズの代わりにＭＯＳＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）を用い、パッシベーショ
ン膜の上からこのＭＯＳＦＥＴのゲート電極部に比較的
低エネルギのレーザーを照射してゲートを破壊し、ゲー
ト・基体間を短絡状ＩＩ！！にさせてプログラムを行な
うようにしたので、ＭＯ８集積回路に利用した場合には
、回路を構成する素子と同時にプログラム素子を形成で
きるという作用により、全くプロセスを変更することな
く、ヒユーズと代替可能なプログラム素子を形成するこ
とができるという効果がある。
素子として、ヒユーズの代わりにＭＯＳＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）を用い、パッシベーショ
ン膜の上からこのＭＯＳＦＥＴのゲート電極部に比較的
低エネルギのレーザーを照射してゲートを破壊し、ゲー
ト・基体間を短絡状ＩＩ！！にさせてプログラムを行な
うようにしたので、ＭＯ８集積回路に利用した場合には
、回路を構成する素子と同時にプログラム素子を形成で
きるという作用により、全くプロセスを変更することな
く、ヒユーズと代替可能なプログラム素子を形成するこ
とができるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない６例えば、上記実施例では
プログラム素子としてのＭＯＳＦＥＴＱＰのゲート電極
−基体間がレーザーの照射によって短絡されるようにな
ってい、 るが、それに限定されず、例えば電子ビーム
等を用いて短絡させることも可能である。また、冗長切
換え回路の構成は、上記実ｔｉｉ例のよ）に；−フンス
フアゲートを用いたものに限定されず、種々の構成例が
考えられる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない６例えば、上記実施例では
プログラム素子としてのＭＯＳＦＥＴＱＰのゲート電極
−基体間がレーザーの照射によって短絡されるようにな
ってい、 るが、それに限定されず、例えば電子ビーム
等を用いて短絡させることも可能である。また、冗長切
換え回路の構成は、上記実ｔｉｉ例のよ）に；−フンス
フアゲートを用いたものに限定されず、種々の構成例が
考えられる。
［利用分野］
以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるスタテインクＲＡ
Ｍにおける冗長回路の切換技術に適用した場合について
説明したが、それに限定されるものではなく、ダイナミ
ックＲＡＭやＥＰＲＯＭ等の半導体記憶装置の冗長回路
さらには、ヒユーズを有する半導体共積回路一般に利用
することができる。
を、その背景となった利用分野であるスタテインクＲＡ
Ｍにおける冗長回路の切換技術に適用した場合について
説明したが、それに限定されるものではなく、ダイナミ
ックＲＡＭやＥＰＲＯＭ等の半導体記憶装置の冗長回路
さらには、ヒユーズを有する半導体共積回路一般に利用
することができる。
第１図は、本発明をメモリの冗長回路に適用した場合の
一実施例を示す回路構成図、 第２図（Ａ）、（Ｂ）は、本発明に係るプログラム素子
のレーザー照射前後の購造を示す断面図、第３図は、本
発明を冗長回路切換え用のレベル設定回路に適用した第
２の実施例を示す回路図である。 １・・・・レベル設定回路、２・・・・Ｙデコーダ、３
・・・・パッシベーション膜、４・・・・ゲート電極、
５・・・・半導体基板、６・・・・ゲート絶縁膜、Ｑ
ｐ ｒＱＰ’・・・・プログラム素子（ＭＯＳＦＥＴ）
、Ｒ・・・・高抵抗素子、Ｑｌ、Ｑ２・・・・トランス
ファｌト 侵 ・褥 く Ｎ １訃 伜 胃 第 ３ １
一実施例を示す回路構成図、 第２図（Ａ）、（Ｂ）は、本発明に係るプログラム素子
のレーザー照射前後の購造を示す断面図、第３図は、本
発明を冗長回路切換え用のレベル設定回路に適用した第
２の実施例を示す回路図である。 １・・・・レベル設定回路、２・・・・Ｙデコーダ、３
・・・・パッシベーション膜、４・・・・ゲート電極、
５・・・・半導体基板、６・・・・ゲート絶縁膜、Ｑ
ｐ ｒＱＰ’・・・・プログラム素子（ＭＯＳＦＥＴ）
、Ｒ・・・・高抵抗素子、Ｑｌ、Ｑ２・・・・トランス
ファｌト 侵 ・褥 く Ｎ １訃 伜 胃 第 ３ １
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主面上に形成された絶縁ゲート型電界
効果トランジスタが、プログラム素子として使用され、
その絶縁ゲート型電界効果トランジスタのゲート電極部
へのレーザーの照射によってゲート電極と基板との間が
短絡されることによりプログラムが行なわれるようにさ
れてなることを特徴とする半導体装置。 ２、上記プログラム素子は、絶縁ゲート型電界効果トラ
ンジスタを構成素子とする半導体集積回路において回路
を構成する絶縁ゲート型電界効果トランジスタと同時に
形成されたトランジスタであることを特徴とする特許請
求の範囲第１項記載の半導体装置。 ３、上記プログラム素子は、半導体記憶装置における冗
長回路の切換え用プログラム素子であることを特徴とす
る特許請求の範囲第１項もしくは第２項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166373A JPS6146045A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166373A JPS6146045A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146045A true JPS6146045A (ja) | 1986-03-06 |
Family
ID=15830204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166373A Pending JPS6146045A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146045A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6836000B1 (en) | 2000-03-01 | 2004-12-28 | Micron Technology, Inc. | Antifuse structure and method of use |
-
1984
- 1984-08-10 JP JP59166373A patent/JPS6146045A/ja active Pending
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| US6252293B1 (en) | 1996-01-04 | 2001-06-26 | Micron Technology, Inc. | Laser antifuse using gate capacitor |
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| US7071534B2 (en) | 2000-03-01 | 2006-07-04 | Micron Technology, Inc. | Antifuse structure and method of use |
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