JPS6146047B2 - - Google Patents
Info
- Publication number
- JPS6146047B2 JPS6146047B2 JP55072469A JP7246980A JPS6146047B2 JP S6146047 B2 JPS6146047 B2 JP S6146047B2 JP 55072469 A JP55072469 A JP 55072469A JP 7246980 A JP7246980 A JP 7246980A JP S6146047 B2 JPS6146047 B2 JP S6146047B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- gold
- silver
- semiconductor wafer
- antimony alloy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Die Bonding (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に関し、特に
キヤリヤのライフタイムキラーを拡散した半導体
ウエーハに対するオーミツク電極の形成方法の改
良に関する。
キヤリヤのライフタイムキラーを拡散した半導体
ウエーハに対するオーミツク電極の形成方法の改
良に関する。
トランジスタ、ダイオード、サイリスタ等の半
導体装置において、スイツチング速度を大きくす
るためにキヤリヤのライフタイムキラーを拡散す
ることは良く知られている。例えば、エピタキシ
ヤルプレーナ型スイツチングダイオードは第１図
に示すような構造を有する。図において、１は
N+型のサブストレートウエーハ、２はN-型のエ
ピタキシヤル成長層、３はＰ型領域、４はPN-接
合、５は酸化膜等の絶縁膜、６は金蒸着膜、７は
金・アンチモン合金蒸着膜、８は銀電極層、８は
銀のバンプ電極であり、全体にキヤリヤのライフ
タイムキラー１０が拡散されている。
導体装置において、スイツチング速度を大きくす
るためにキヤリヤのライフタイムキラーを拡散す
ることは良く知られている。例えば、エピタキシ
ヤルプレーナ型スイツチングダイオードは第１図
に示すような構造を有する。図において、１は
N+型のサブストレートウエーハ、２はN-型のエ
ピタキシヤル成長層、３はＰ型領域、４はPN-接
合、５は酸化膜等の絶縁膜、６は金蒸着膜、７は
金・アンチモン合金蒸着膜、８は銀電極層、８は
銀のバンプ電極であり、全体にキヤリヤのライフ
タイムキラー１０が拡散されている。
この種のダイオードは次のようにして製造され
ている。まず、Ｎ型不純物であるアンチモン
（Sb）を1016〜1017atoms/cm3程度の濃度にドープ
したN+型シリコンサブストレート１を用意する
（第２図）。このN+型サブストレート１上に、Ｎ
型不純物としてリン（Ｐ）を1014〜1015atoms/cm3
程度にドープしたN-型エピタキシヤル成長層２
を形成して、N+N-型半導体ウエーハ１１を製造
する（第３図）。この半導体ウエーハ１１の表裏
両面にそれぞれ絶縁膜５，１２を形成し、表面の
絶縁膜５に周知のフオトエツチングにより窓孔５
ａを形成し、この窓孔５ａからN-型エピタキシ
ヤル成長層２内にＰ型不純物としてボロン（Ｂ）
を1017atoms/cm3以上の濃度に選択拡散してＰ型領
域３およびPN-接合４を形成する（第４図）。次
に、裏面の絶縁膜１２を除去し、金蒸着膜１３を
形成して熱処理を施して、半導体ウエーハ１１中
にライフタイムキラーとして金１０を拡散する
（第５図）。こののち、N+型サブストレート１の
裏面を所定寸法だけ研磨除去して、半導体ウエー
ハ１１の厚さを所定寸法に調整し、さらに絶縁膜
５にコンタクト用の窓孔５ｂを形成する（第６
図）。次に、半導体ウエーハ１１の表面全体に金
蒸着膜６を形成するとともに、裏面全体に金・ア
ンチモン合金蒸着膜７を形成する。こののち、表
面の金蒸着膜６を所定パターンに形成し、裏面の
金・アンチモン合金蒸着膜７上にメツキにより銀
電極層８を形成する（第８図）。次に、この半導
体ウエーハ１１の裏面をワツクス１４によつて石
英板１５に貼り付け、メツキ液中で銀板をメツキ
電源の正極に、また銀電極層８をメツキ電源の負
極に接続して、表面の金蒸着膜６上に銀のバンプ
電極９を形成する（第９図）。しかるのち、ワツ
クス１４を溶解して半導体ウエーハ１１を石英板
１５から剥離し、図示一点鎖線個所から切断分離
する（第１０図）。すると、第１図のようなダイ
オードが得られる。
ている。まず、Ｎ型不純物であるアンチモン
（Sb）を1016〜1017atoms/cm3程度の濃度にドープ
したN+型シリコンサブストレート１を用意する
（第２図）。このN+型サブストレート１上に、Ｎ
型不純物としてリン（Ｐ）を1014〜1015atoms/cm3
程度にドープしたN-型エピタキシヤル成長層２
を形成して、N+N-型半導体ウエーハ１１を製造
する（第３図）。この半導体ウエーハ１１の表裏
両面にそれぞれ絶縁膜５，１２を形成し、表面の
絶縁膜５に周知のフオトエツチングにより窓孔５
ａを形成し、この窓孔５ａからN-型エピタキシ
ヤル成長層２内にＰ型不純物としてボロン（Ｂ）
を1017atoms/cm3以上の濃度に選択拡散してＰ型領
域３およびPN-接合４を形成する（第４図）。次
に、裏面の絶縁膜１２を除去し、金蒸着膜１３を
形成して熱処理を施して、半導体ウエーハ１１中
にライフタイムキラーとして金１０を拡散する
（第５図）。こののち、N+型サブストレート１の
裏面を所定寸法だけ研磨除去して、半導体ウエー
ハ１１の厚さを所定寸法に調整し、さらに絶縁膜
５にコンタクト用の窓孔５ｂを形成する（第６
図）。次に、半導体ウエーハ１１の表面全体に金
蒸着膜６を形成するとともに、裏面全体に金・ア
ンチモン合金蒸着膜７を形成する。こののち、表
面の金蒸着膜６を所定パターンに形成し、裏面の
金・アンチモン合金蒸着膜７上にメツキにより銀
電極層８を形成する（第８図）。次に、この半導
体ウエーハ１１の裏面をワツクス１４によつて石
英板１５に貼り付け、メツキ液中で銀板をメツキ
電源の正極に、また銀電極層８をメツキ電源の負
極に接続して、表面の金蒸着膜６上に銀のバンプ
電極９を形成する（第９図）。しかるのち、ワツ
クス１４を溶解して半導体ウエーハ１１を石英板
１５から剥離し、図示一点鎖線個所から切断分離
する（第１０図）。すると、第１図のようなダイ
オードが得られる。
なお、表面のＰ型領域３上には金蒸着膜６を形
成するのに対し、裏面のN+型サブストレート１
の裏面には金・アンチモン合金蒸着膜７を形成す
るのは次の理由による。すなわち、表面のＰ型領
域３の不純物濃度は、前述のとおり1017atoms/cm3
以上あるので、金蒸着膜６で十分オーミツク接触
が得られる。一方、N+型サブストレート１の不
純物濃度は1017atoms/cm3以上にすると、ライフタ
イムキラーがゲツタリングされるため、所期のス
イツチング速度の増大が図れなくなるため、通常
1015〜1016atoms/cm3程度に抑えている。このた
め、N+型サブストレート１に対しては金のみで
は十分なオーミツク接触が得られず、Ｎ型不純物
であるアンチモン（Sb）を微量含む金・アンチ
モン合金蒸着膜７を形成し、金・アンチモン合金
蒸着膜７中のアンチモンをN+型サブストレート
１に浅く拡散することによつて十分なオーミツク
接触を得るようにしているのである。
成するのに対し、裏面のN+型サブストレート１
の裏面には金・アンチモン合金蒸着膜７を形成す
るのは次の理由による。すなわち、表面のＰ型領
域３の不純物濃度は、前述のとおり1017atoms/cm3
以上あるので、金蒸着膜６で十分オーミツク接触
が得られる。一方、N+型サブストレート１の不
純物濃度は1017atoms/cm3以上にすると、ライフタ
イムキラーがゲツタリングされるため、所期のス
イツチング速度の増大が図れなくなるため、通常
1015〜1016atoms/cm3程度に抑えている。このた
め、N+型サブストレート１に対しては金のみで
は十分なオーミツク接触が得られず、Ｎ型不純物
であるアンチモン（Sb）を微量含む金・アンチ
モン合金蒸着膜７を形成し、金・アンチモン合金
蒸着膜７中のアンチモンをN+型サブストレート
１に浅く拡散することによつて十分なオーミツク
接触を得るようにしているのである。
ところで、上述の製造方法においては、N+型
サブストレート１に対して金・アンチモン合金蒸
着膜７上に直接銀電極層８を形成しているが、銀
電極層８は銀の結晶構造が比較的粗く酸素を通し
やすく、一方、アンチモンは酸化されやすい性質
をもつ。このため、銀電極層８を通して金・アン
チモン合金蒸着膜７の表面が酸化され、電気抵抗
および熱抵抗が大きくなるという問題点があつ
た。
サブストレート１に対して金・アンチモン合金蒸
着膜７上に直接銀電極層８を形成しているが、銀
電極層８は銀の結晶構造が比較的粗く酸素を通し
やすく、一方、アンチモンは酸化されやすい性質
をもつ。このため、銀電極層８を通して金・アン
チモン合金蒸着膜７の表面が酸化され、電気抵抗
および熱抵抗が大きくなるという問題点があつ
た。
それゆえ、この発明の主たる目的は、キヤリヤ
のライフタイムキラーを拡散してなる半導体ウエ
ーハに対して、十分なオーミツク接触が得られ、
しかも電気抵抗および熱抵抗の小さいオーミツク
電極を形成し得る半導体装置の製造方法を提供す
ることである。
のライフタイムキラーを拡散してなる半導体ウエ
ーハに対して、十分なオーミツク接触が得られ、
しかも電気抵抗および熱抵抗の小さいオーミツク
電極を形成し得る半導体装置の製造方法を提供す
ることである。
この発明は要約すると、キヤリヤのライフタイ
ムキラーを拡散してなる半導体ウエーハに、金・
アンチモン合金よりなる第１金属層と、金よりな
る第２金属層と、銀よりなる第３金属層とを順次
積層して形成することを特徴とするものである。
ムキラーを拡散してなる半導体ウエーハに、金・
アンチモン合金よりなる第１金属層と、金よりな
る第２金属層と、銀よりなる第３金属層とを順次
積層して形成することを特徴とするものである。
この発明の上述の目的およびその他の目的と特
徴は、以下に図面を参照して行なう詳細な説明か
ら一層明らかとなろう。
徴は、以下に図面を参照して行なう詳細な説明か
ら一層明らかとなろう。
この発明においても、第２図ないし第６図まで
の途中工程は従来と同様である。しかるに、この
発明においては、第１１図に示すように、絶縁膜
５にコンタクト用の窓孔５ｂを形成したのち、Ｐ
型領域３上に金を厚さ1000〜2000Å程度に蒸着し
て金蒸着膜６を形成するとともに、N+型サブス
トレート１の裏面に金・アンチモン合金を厚さ約
500〜1500Å程度に蒸着して第１金属層１６を形
成し、この第１金属層１６上に金を厚さ約1500〜
2000Å程度に蒸着して第２金属層１７を形成し、
この第２金属層１７上に銀を厚さ約１〜３μｍ程
度に蒸着して第３金属層１８を形成する。しかる
のち、従来と同様にして、表面の金蒸着膜６上に
銀のバンプ電極１９を形成し、図示一点鎖線個所
から切断分離する（第１２図）。すると第１３図
に示すようなダイオードが得られる。
の途中工程は従来と同様である。しかるに、この
発明においては、第１１図に示すように、絶縁膜
５にコンタクト用の窓孔５ｂを形成したのち、Ｐ
型領域３上に金を厚さ1000〜2000Å程度に蒸着し
て金蒸着膜６を形成するとともに、N+型サブス
トレート１の裏面に金・アンチモン合金を厚さ約
500〜1500Å程度に蒸着して第１金属層１６を形
成し、この第１金属層１６上に金を厚さ約1500〜
2000Å程度に蒸着して第２金属層１７を形成し、
この第２金属層１７上に銀を厚さ約１〜３μｍ程
度に蒸着して第３金属層１８を形成する。しかる
のち、従来と同様にして、表面の金蒸着膜６上に
銀のバンプ電極１９を形成し、図示一点鎖線個所
から切断分離する（第１２図）。すると第１３図
に示すようなダイオードが得られる。
第１４図および第１５図はこの発明の実施に用
いる蒸着装置の縦断面図および横断面図で、２０
は真空容器、２１は抵抗加熱式の金・アンチモン
合金の蒸着源、２２は電子銃、２３は蒸着皿で、
金２４を収容した凹部２３ａと銀２５を収容した
凹部２３ｂとを有し、図示時計方向に回転可能に
なつており、電子銃２２から電子線２６を照射し
て凹部２３ａまたは２３ｂ内の金２４または銀２
５を発着せしめるようになつている。２７はプラ
ネタリウムで、第７図に示すように、表面の絶縁
膜５に窓孔５ｂを形成し金蒸着膜６を形成した多
数の半導体ウエーハ１１がN+型サブストレート
１を下側に向けて取り付けられている。
いる蒸着装置の縦断面図および横断面図で、２０
は真空容器、２１は抵抗加熱式の金・アンチモン
合金の蒸着源、２２は電子銃、２３は蒸着皿で、
金２４を収容した凹部２３ａと銀２５を収容した
凹部２３ｂとを有し、図示時計方向に回転可能に
なつており、電子銃２２から電子線２６を照射し
て凹部２３ａまたは２３ｂ内の金２４または銀２
５を発着せしめるようになつている。２７はプラ
ネタリウムで、第７図に示すように、表面の絶縁
膜５に窓孔５ｂを形成し金蒸着膜６を形成した多
数の半導体ウエーハ１１がN+型サブストレート
１を下側に向けて取り付けられている。
上記の構成において、まず、真空容器２０内を
排気して十分な真空度にしたのち、抵抗加熱式の
蒸着源２１に通電して、金・アンチモン合金を完
全に飛ばし切つて、金・アンチモン合金よりなる
第１金属層１６を形成する。次に、金２４を収容
した凹部２３ａが真空容器２０の中心軸２６に一
致するように蒸着皿２３を回転し、電子銃２２か
ら電子線２６を発射して凹部２３ａ内の金２４に
照射して、第１金属層１６の上に金よりなる第２
金属層１７を形成する。こののち、蒸着皿２３を
図示時計方向に回転して、銀２５を収容した凹部
２３ｂを真空容器２０の中心軸２８に一致させ、
電子銃２２から電子線２６を発射して凹部２３ｂ
内の銀２５を照射して、第２金属層１７上に銀よ
りなる第３金属層１８を形成する。
排気して十分な真空度にしたのち、抵抗加熱式の
蒸着源２１に通電して、金・アンチモン合金を完
全に飛ばし切つて、金・アンチモン合金よりなる
第１金属層１６を形成する。次に、金２４を収容
した凹部２３ａが真空容器２０の中心軸２６に一
致するように蒸着皿２３を回転し、電子銃２２か
ら電子線２６を発射して凹部２３ａ内の金２４に
照射して、第１金属層１６の上に金よりなる第２
金属層１７を形成する。こののち、蒸着皿２３を
図示時計方向に回転して、銀２５を収容した凹部
２３ｂを真空容器２０の中心軸２８に一致させ、
電子銃２２から電子線２６を発射して凹部２３ｂ
内の銀２５を照射して、第２金属層１７上に銀よ
りなる第３金属層１８を形成する。
なお、金・アンチモン合金よりなる第１金属層
１６のみを抵抗加熱式の蒸着源２１によつて形成
するのは、金・アンチモンの蒸気圧が相違するた
め、金・アンチモン合金に電子線を照射すると、
金とアンチモンの偏析が生じて、金・アンチモン
合金の組成が変化するためである。また、抵抗加
熱式の蒸着源２１も一回の通電加熱で全部の金・
アンチモン合金を完全に飛ばし切るようにするこ
とが望ましい。
１６のみを抵抗加熱式の蒸着源２１によつて形成
するのは、金・アンチモンの蒸気圧が相違するた
め、金・アンチモン合金に電子線を照射すると、
金とアンチモンの偏析が生じて、金・アンチモン
合金の組成が変化するためである。また、抵抗加
熱式の蒸着源２１も一回の通電加熱で全部の金・
アンチモン合金を完全に飛ばし切るようにするこ
とが望ましい。
かくして、半導体ウエーハ１１に第１金属層１
６ないし第３金属層１８を形成すると、真空容器
２０を開いて、蒸着済み半導体ウエーハ１１を取
り出し、未蒸着半導体ウエーハ１１をセツトする
とともに、抵抗加熱式の蒸着源２１に再び所要量
の金・アンチモン合金を装填したのち、真空容器
２０を排気し、以下同様に蒸着していく。
６ないし第３金属層１８を形成すると、真空容器
２０を開いて、蒸着済み半導体ウエーハ１１を取
り出し、未蒸着半導体ウエーハ１１をセツトする
とともに、抵抗加熱式の蒸着源２１に再び所要量
の金・アンチモン合金を装填したのち、真空容器
２０を排気し、以下同様に蒸着していく。
この発明は以上のように、金・アンチモン合金
よりなる第１金属層と、金よりなる第２金属層
と、銀よりなる第３金属層とを順次積層形成する
ことにより、金・アンチモン合金よりなる第１金
属層と銀よりなる第３金属層との間に、金よりな
る第２金属層を介在させたので、金・アンチモン
合金よりなる第１金属層の表面の酸化が防止で
き、電気抵抗および熱抵抗の小さい半導体装置が
得られる。また、金よりなる第２金属層を介在し
たことにより、金・アンチモン合金よりなる第１
金属層を従来よりも薄くでき、かつ従つて第１金
属層を従来よりも均質に形成でき、均一なオーミ
ツク接触の裏面電極が形成できるという効果を奏
する。
よりなる第１金属層と、金よりなる第２金属層
と、銀よりなる第３金属層とを順次積層形成する
ことにより、金・アンチモン合金よりなる第１金
属層と銀よりなる第３金属層との間に、金よりな
る第２金属層を介在させたので、金・アンチモン
合金よりなる第１金属層の表面の酸化が防止で
き、電気抵抗および熱抵抗の小さい半導体装置が
得られる。また、金よりなる第２金属層を介在し
たことにより、金・アンチモン合金よりなる第１
金属層を従来よりも薄くでき、かつ従つて第１金
属層を従来よりも均質に形成でき、均一なオーミ
ツク接触の裏面電極が形成できるという効果を奏
する。
第１図は従来のエピタキシヤルプレーナ型ダイ
オードの断面図、第２図ないし第１０図は第１図
のダイオードの製造方法を説明するための各段階
における半導体ウエーハの断面図、第１１図ない
し第１３図はこの発明によるエピタキシヤルプレ
ーナ型ダイオードの製造方法を説明するための主
要な各段階における半導体ウエーハないしペレツ
トの断面図、第１４図および第１５図はこの発明
の実施に用いる蒸着装置の概略構成図で、第１４
図はその縦断面図、第１５図は第１４図の−
線に沿う横断面図である。 １０……キヤリヤのライフタイムキラー、１１
……半導体ウエーハ、１６……第１金属層、１７
……第２金属層、１８……第３金属層、１９……
バンプ電極。
オードの断面図、第２図ないし第１０図は第１図
のダイオードの製造方法を説明するための各段階
における半導体ウエーハの断面図、第１１図ない
し第１３図はこの発明によるエピタキシヤルプレ
ーナ型ダイオードの製造方法を説明するための主
要な各段階における半導体ウエーハないしペレツ
トの断面図、第１４図および第１５図はこの発明
の実施に用いる蒸着装置の概略構成図で、第１４
図はその縦断面図、第１５図は第１４図の−
線に沿う横断面図である。 １０……キヤリヤのライフタイムキラー、１１
……半導体ウエーハ、１６……第１金属層、１７
……第２金属層、１８……第３金属層、１９……
バンプ電極。
Claims (1)
- 【特許請求の範囲】 １ キヤリアのライフタイムキラーを拡散してな
る半導体ウエーハの一主面に、金・アンチモン合
金よりなる第１金属層を形成し、この第１金属層
上に金よりなる第２金属層を形成し、この第２金
属上に銀よりなる第３金属層を形成してオーミツ
ク電極層を形成することを特徴とする半導体装置
の製造方法。 ２ 前記第１金属層ないし第３金属層を、蒸着に
よつて形成する、特許請求の範囲第１項記載の半
導体装置の製造方法。 ３ 前記第１金属層を抵抗加熱方式による蒸着で
形成し、第２金属層および第３金属層を電子線方
式による蒸着で形成する、特許請求の範囲第２項
記載の半導体装置の製造方法。 ４ 前記第１金属層ないし第３金属層を、同一の
真空装置内で形成する、特許請求の範囲第３項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7246980A JPS56169326A (en) | 1980-05-29 | 1980-05-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7246980A JPS56169326A (en) | 1980-05-29 | 1980-05-29 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169326A JPS56169326A (en) | 1981-12-26 |
| JPS6146047B2 true JPS6146047B2 (ja) | 1986-10-11 |
Family
ID=13490195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7246980A Granted JPS56169326A (en) | 1980-05-29 | 1980-05-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56169326A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243123A (ja) * | 1985-08-21 | 1987-02-25 | Rohm Co Ltd | 個別半導体装置のオ−ミツクコンタクト形成方法 |
-
1980
- 1980-05-29 JP JP7246980A patent/JPS56169326A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56169326A (en) | 1981-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3028663A (en) | Method for applying a gold-silver contact onto silicon and germanium semiconductors and article | |
| US2861018A (en) | Fabrication of semiconductive devices | |
| US3585088A (en) | Methods of producing single crystals on supporting substrates | |
| US2879188A (en) | Processes for making transistors | |
| US2894862A (en) | Method of fabricating p-n type junction devices | |
| US4096622A (en) | Ion implanted Schottky barrier diode | |
| US2849664A (en) | Semi-conductor diode | |
| US3601888A (en) | Semiconductor fabrication technique and devices formed thereby utilizing a doped metal conductor | |
| US4011583A (en) | Ohmics contacts of germanium and palladium alloy from group III-V n-type semiconductors | |
| US2802759A (en) | Method for producing evaporation fused junction semiconductor devices | |
| US3938243A (en) | Schottky barrier diode semiconductor structure and method | |
| US2836523A (en) | Manufacture of semiconductive devices | |
| US3013955A (en) | Method of transistor manufacture | |
| GB1398006A (en) | Semiconductor electroluminescent devices and to methods of making them | |
| US3356543A (en) | Method of decreasing the minority carrier lifetime by diffusion | |
| US2995475A (en) | Fabrication of semiconductor devices | |
| US3158504A (en) | Method of alloying an ohmic contact to a semiconductor | |
| US2947924A (en) | Semiconductor devices and methods of making the same | |
| US3450581A (en) | Process of coating a semiconductor with a mask and diffusing an impurity therein | |
| US3342651A (en) | Method of producing thyristors by diffusion in semiconductor material | |
| US3863334A (en) | Aluminum-zinc metallization | |
| US3846198A (en) | Method of making semiconductor devices having thin active regions of the semiconductor material | |
| US3737380A (en) | Process for contacting a semiconductor device | |
| US2843511A (en) | Semi-conductor devices | |
| US3082127A (en) | Fabrication of pn junction devices |