JPS6148232A - マ−ク率変動補償回路 - Google Patents
マ−ク率変動補償回路Info
- Publication number
- JPS6148232A JPS6148232A JP16912184A JP16912184A JPS6148232A JP S6148232 A JPS6148232 A JP S6148232A JP 16912184 A JP16912184 A JP 16912184A JP 16912184 A JP16912184 A JP 16912184A JP S6148232 A JPS6148232 A JP S6148232A
- Authority
- JP
- Japan
- Prior art keywords
- mark rate
- fet12
- zener diode
- current
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/086—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ディジタル信号を直流結合で各種処理を行う
回路等において、マーク率の変動に伴う信号振幅の変化
を補償するためのマーク率変動補償回路に関するもので
ある。
回路等において、マーク率の変動に伴う信号振幅の変化
を補償するためのマーク率変動補償回路に関するもので
ある。
従来技術と問題点
ｐｃｊｉ信号等のディジタル信号を直流結合によって各
種処理を行う回路としては、例えばＮＲＺ信号をＲＺ信
号に変換するＮＲＺ−ＲＺ変換回路がある。
種処理を行う回路としては、例えばＮＲＺ信号をＲＺ信
号に変換するＮＲＺ−ＲＺ変換回路がある。
このような回路において、ディジタル信号に対して所要
の処理を行うに際しては、入力信号のマーク率によって
出力信号振幅に変化を生じ欧いことが必要であるが、一
般に回路の不完全性のため入力信号のマーク率によって
出力信号の振幅値が変動する。そのため、入力信号のマ
ーク率の変動に応じてその出力において、信号の振幅の
変化を補償することができるマーク率変動補償回路を必
要とする。
の処理を行うに際しては、入力信号のマーク率によって
出力信号振幅に変化を生じ欧いことが必要であるが、一
般に回路の不完全性のため入力信号のマーク率によって
出力信号の振幅値が変動する。そのため、入力信号のマ
ーク率の変動に応じてその出力において、信号の振幅の
変化を補償することができるマーク率変動補償回路を必
要とする。
直流結合処理回路としては、従来ダイオードとトランジ
スタとを用いた、第１図に示すごとき回路が一般に用い
られている。第１図において、１は入力端子、２は抵抗
、６１．・・・＋５？Ｌはダイオード、４は抵抗、５は
トランジスタ、６，７は抵抗、８は出力端子である。
スタとを用いた、第１図に示すごとき回路が一般に用い
られている。第１図において、１は入力端子、２は抵抗
、６１．・・・＋５？Ｌはダイオード、４は抵抗、５は
トランジスタ、６，７は抵抗、８は出力端子である。
第１図において、ダイオード３１．・・・、３％には抵
抗２．４を経て電源Ｖからバイアス電流が与えられてお
り、これによって第２図に示すごとき電圧τ対電流（の
ダイオード特性曲線上の一点例えばＡにバイアスされて
いる。トランジスタ５は、コレフタ抵抗６．エミッタ抵
抗７を介して一定電圧Ｖを与えられることによって、増
幅作用を行うように接続されており、ダイオード６１．
・・・、６％を経て入力を与えられることによって、増
幅を行った出力をそのコレクタに接続された出力端子８
に生じる。
抗２．４を経て電源Ｖからバイアス電流が与えられてお
り、これによって第２図に示すごとき電圧τ対電流（の
ダイオード特性曲線上の一点例えばＡにバイアスされて
いる。トランジスタ５は、コレフタ抵抗６．エミッタ抵
抗７を介して一定電圧Ｖを与えられることによって、増
幅作用を行うように接続されており、ダイオード６１．
・・・、６％を経て入力を与えられることによって、増
幅を行った出力をそのコレクタに接続された出力端子８
に生じる。
第１図の回路においては、多数のダイオードを必要とす
るだけで々く、そのだめの波形特性の劣化、マーク率変
動の発生があυ、またトランジスタを使用している結果
動作速度が遅いという問題があった。
るだけで々く、そのだめの波形特性の劣化、マーク率変
動の発生があυ、またトランジスタを使用している結果
動作速度が遅いという問題があった。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、構成が簡単で部品点数が
少なくかつ動作速度が速いとともに増幅特性が優れたマ
ーク率変動補償回路を提供することにある。
るものであって、その目的は、構成が簡単で部品点数が
少なくかつ動作速度が速いとともに増幅特性が優れたマ
ーク率変動補償回路を提供することにある。
発明の実施例
第６図は、本発明のマーク率変動補償回路の一実施例の
構成を示している。同図において１１は入力端子、１２
は電界効果トランジスタ（以下ＦＥＴと略す）、１６は
ツェナダイオード、１４は抵抗、１５は可変抵抗器、１
６はコンデンサ、１７は出力端子である。
構成を示している。同図において１１は入力端子、１２
は電界効果トランジスタ（以下ＦＥＴと略す）、１６は
ツェナダイオード、１４は抵抗、１５は可変抵抗器、１
６はコンデンサ、１７は出力端子である。
第５図において、ツェナダイオード１６は例えば第４図
に示すような電圧Ｖｚ対電流Ｉｔの特性を有しており、
抵抗１５及びＦＥＴ １２を流れるドレイン電流によっ
て、第４図において例えばＢに示す点にバイアスされて
いる。一方、入力端子１１に加えられた入力ディジタル
信号は、マーク率が異なるに従って、その平均電圧が例
えば第５図に示されるように変化する。第５図において
（ロ）はマーク率が小さい場合であって平均電圧が小さ
く、（ｂ）はマーク率が大きい場合であって平均電圧が
大きいことが示されている。
に示すような電圧Ｖｚ対電流Ｉｔの特性を有しており、
抵抗１５及びＦＥＴ １２を流れるドレイン電流によっ
て、第４図において例えばＢに示す点にバイアスされて
いる。一方、入力端子１１に加えられた入力ディジタル
信号は、マーク率が異なるに従って、その平均電圧が例
えば第５図に示されるように変化する。第５図において
（ロ）はマーク率が小さい場合であって平均電圧が小さ
く、（ｂ）はマーク率が大きい場合であって平均電圧が
大きいことが示されている。
ＦＥＴ１２のゲートには入力ディジタル信号が与えられ
ており、これによってＦＥＴ１２のドレインには、入力
信号に対応する出力信号を生じる。ＦＥＴ１２のゲート
における入力信号によって変化するＦＥＴ１２のドレイ
ン電流と抵抗１５に流れる電流がツェナダイオード１６
に重畳される結果、ＦＥＴ１２のソ一ス電圧Ｖ８は入力
４Ｍ号のマーク率に従って変化し、従ってＦＥＴ１２の
ドレインには、入力信号のマーク率に応じて振幅を補償
した出力が得られる。
ており、これによってＦＥＴ１２のドレインには、入力
信号に対応する出力信号を生じる。ＦＥＴ１２のゲート
における入力信号によって変化するＦＥＴ１２のドレイ
ン電流と抵抗１５に流れる電流がツェナダイオード１６
に重畳される結果、ＦＥＴ１２のソ一ス電圧Ｖ８は入力
４Ｍ号のマーク率に従って変化し、従ってＦＥＴ１２の
ドレインには、入力信号のマーク率に応じて振幅を補償
した出力が得られる。
この際、マーク率ｍ、ｄ、に対するソース電圧Ｖ８の特
性はツェナ電流Ｉｚによって異なり、従って可変抵抗器
１５の抵抗値によって変化する。例えば第６図に示され
るごとく抵抗値が小さいときは特性（１）のようにその
傾斜が小さいが、抵抗値が大きくなると特性（２）のよ
うにその傾斜が大きくなる。
性はツェナ電流Ｉｚによって異なり、従って可変抵抗器
１５の抵抗値によって変化する。例えば第６図に示され
るごとく抵抗値が小さいときは特性（１）のようにその
傾斜が小さいが、抵抗値が大きくなると特性（２）のよ
うにその傾斜が大きくなる。
さらにＦＥＴの増幅率ｇｍはゲート電圧を一定とした場
合ソース電圧によって変化するので、マーク率ｍ、ｄ、
対増幅率ｇｒｎの特性も第７図に示すように可変抵抗器
１５の抵抗値によって変化し、抵抗値が小さいときは特
性（１）のようにその傾斜が小さいが、抵抗値が大きく
なると特性（２）のようにその傾斜が大きく々る。
合ソース電圧によって変化するので、マーク率ｍ、ｄ、
対増幅率ｇｒｎの特性も第７図に示すように可変抵抗器
１５の抵抗値によって変化し、抵抗値が小さいときは特
性（１）のようにその傾斜が小さいが、抵抗値が大きく
なると特性（２）のようにその傾斜が大きく々る。
従って第６図の回路では、入力信号のマーク率の変化に
伴う出力振幅の変化の程度を、可変抵抗器の抵抗値を変
えることによって調整して振幅補償を行うことができ、
さらにマーク率の変動に伴つて入力信号の振幅が変化す
る場合でも、これを補償することができる。第５図のマ
ーク率変動補償回路によれば、入力ディジタル信号を直
流結合によって各種処理を行う回路において、ディジタ
ル信号の振幅がマーク率変動に基づいて変化しているよ
うな場合に、入力信号に対して最も適切なマーク率の変
動に基づく振幅変化の補償を行った出力を発生すること
ができる。
伴う出力振幅の変化の程度を、可変抵抗器の抵抗値を変
えることによって調整して振幅補償を行うことができ、
さらにマーク率の変動に伴つて入力信号の振幅が変化す
る場合でも、これを補償することができる。第５図のマ
ーク率変動補償回路によれば、入力ディジタル信号を直
流結合によって各種処理を行う回路において、ディジタ
ル信号の振幅がマーク率変動に基づいて変化しているよ
うな場合に、入力信号に対して最も適切なマーク率の変
動に基づく振幅変化の補償を行った出力を発生すること
ができる。
第８図は本発明のレベル変動補償回路の他の実施例の構
成を示している。同図において、第６図におけると同じ
部分は向じ番号で示されておシ、１８は可変抵抗器であ
る。
成を示している。同図において、第６図におけると同じ
部分は向じ番号で示されておシ、１８は可変抵抗器であ
る。
第８図において、可変抵抗器１８はツェナダイオード１
６に並列に接続されていて、ＦＥＴ１２のドレイン電流
を分流する。従って第８図の回路では、可変抵抗器１８
の調整によってツェナダイオード１３の電流値が変化す
る。これによってツェナダイオード特性曲線上における
動作点を変えることができ、従って第８図に示されたマ
ーク率変動補償回路の構成によれば、第６図に示された
実施例の場合と同様に可変抵抗器１８の調整によって、
マーク率の変動に伴う入力信号の振幅の変化を任意に補
償することができる。
６に並列に接続されていて、ＦＥＴ１２のドレイン電流
を分流する。従って第８図の回路では、可変抵抗器１８
の調整によってツェナダイオード１３の電流値が変化す
る。これによってツェナダイオード特性曲線上における
動作点を変えることができ、従って第８図に示されたマ
ーク率変動補償回路の構成によれば、第６図に示された
実施例の場合と同様に可変抵抗器１８の調整によって、
マーク率の変動に伴う入力信号の振幅の変化を任意に補
償することができる。
第９図はこの場合におけるマーク率ｍ 、 ｄ、に対す
るソース電圧Ｖ８の特性を示し、可変抵抗器１８の抵抗
値が小さいときは特性（１）のようにその傾斜が大きい
が、抵抗値が大きくなると特性（２）のようにその傾斜
が小さくなることが示されている。また第１０図はこの
際のマーク率ｍ、ｄ、対増幅率ｇｍの特性を示し、可変
抵抗器１８の抵抗値が小さいときは特性（１）のように
その傾斜が大きいが、抵抗値が大きくなると特性（２）
のようにその傾斜が小さくなることが示されている。
るソース電圧Ｖ８の特性を示し、可変抵抗器１８の抵抗
値が小さいときは特性（１）のようにその傾斜が大きい
が、抵抗値が大きくなると特性（２）のようにその傾斜
が小さくなることが示されている。また第１０図はこの
際のマーク率ｍ、ｄ、対増幅率ｇｍの特性を示し、可変
抵抗器１８の抵抗値が小さいときは特性（１）のように
その傾斜が大きいが、抵抗値が大きくなると特性（２）
のようにその傾斜が小さくなることが示されている。
このように第８図に示されたマーク率変動補償回路によ
って、入力ディジタル信号に対する最も適切な、マーク
率変動に基づく振幅変化の補償を行うことができる。
って、入力ディジタル信号に対する最も適切な、マーク
率変動に基づく振幅変化の補償を行うことができる。
このように本発明のマーク率変動補償回路によれば、ツ
ェナダイオードの端子電圧が電流依存性を有すること、
ＦＥＴの増幅率ｇｍがそのゲート・ソース間電圧に依存
すること、およびツェナダイオードに流れる電流は信号
の平均値に依存し従ってマーク率に依存することを利用
して、入力ディジタル信号のマーク率の変動に基づく振
幅変化を補償することができる。
ェナダイオードの端子電圧が電流依存性を有すること、
ＦＥＴの増幅率ｇｍがそのゲート・ソース間電圧に依存
すること、およびツェナダイオードに流れる電流は信号
の平均値に依存し従ってマーク率に依存することを利用
して、入力ディジタル信号のマーク率の変動に基づく振
幅変化を補償することができる。
発明の詳細
な説明したように本発明のマーク率変動補償回路によれ
ば、電界効果トランジスタによって入力ディジタル信号
を増幅するとともに、電界効果トランジスタのソースに
対してツェナダイオードを逆方向に接続し、このツェナ
ダイオードのバイアス電流を任意に増加または減少させ
ることによって、入力信号のマーク率変動に基づく振幅
変化を補償した出力を得るようにしたので、構成が簡単
で部品点数が少なくかつ動作速度が速いとともに増幅特
性が優れたマーク率変動補償回路を実現することができ
る。
ば、電界効果トランジスタによって入力ディジタル信号
を増幅するとともに、電界効果トランジスタのソースに
対してツェナダイオードを逆方向に接続し、このツェナ
ダイオードのバイアス電流を任意に増加または減少させ
ることによって、入力信号のマーク率変動に基づく振幅
変化を補償した出力を得るようにしたので、構成が簡単
で部品点数が少なくかつ動作速度が速いとともに増幅特
性が優れたマーク率変動補償回路を実現することができ
る。
第１図は従来の直流結合処理回路の構成を示す図、第２
図はダイオード特性の一例を示す図、第３図は本発明の
マーク率変動補償回路の一実施例の構成を示す図、第４
図はツェナダイオード特性の一例を示す図、第５図はデ
ィジタル信号におけるマーク率の変化に伴う平均電圧の
変化を示す図、第６図はマーク率とソース電圧の関係を
示す図、第７図はマーク率とＦＥＴの増幅率との関係を
示す図、第８図は本発明のマーク率変動補償回路の他の
実施例の構成を示す図、第９図はマーク率とソース電圧
の関係を示す図、第１０図はマーク率とＦＥＴの増幅率
との関係を示す図である。 １：入力端子、２：抵抗、６１．・・・、６ｎ：ダイオ
ード、４：抵抗、５：トランジスタ、６．７＝抵抗、８
：出力端子、１１：入力端子、１２：電界効果トランジ
スタ（ＦＥＴ）、１６：ツェナダイオード、１４：抵抗
、１５：可変抵抗器、１６：コンデンサ、１７：出力端
子、１８：可変抵抗器特許出願人室 士通株 式会社（
り’ｔ−ｒ＠）代理人弁理士玉蟲久五 部（外１名） 第１図 第２図 第３図 第 ５ 図 （α）（ｂ） 嬉 ８ 図 第４図 Ｚ
図はダイオード特性の一例を示す図、第３図は本発明の
マーク率変動補償回路の一実施例の構成を示す図、第４
図はツェナダイオード特性の一例を示す図、第５図はデ
ィジタル信号におけるマーク率の変化に伴う平均電圧の
変化を示す図、第６図はマーク率とソース電圧の関係を
示す図、第７図はマーク率とＦＥＴの増幅率との関係を
示す図、第８図は本発明のマーク率変動補償回路の他の
実施例の構成を示す図、第９図はマーク率とソース電圧
の関係を示す図、第１０図はマーク率とＦＥＴの増幅率
との関係を示す図である。 １：入力端子、２：抵抗、６１．・・・、６ｎ：ダイオ
ード、４：抵抗、５：トランジスタ、６．７＝抵抗、８
：出力端子、１１：入力端子、１２：電界効果トランジ
スタ（ＦＥＴ）、１６：ツェナダイオード、１４：抵抗
、１５：可変抵抗器、１６：コンデンサ、１７：出力端
子、１８：可変抵抗器特許出願人室 士通株 式会社（
り’ｔ−ｒ＠）代理人弁理士玉蟲久五 部（外１名） 第１図 第２図 第３図 第 ５ 図 （α）（ｂ） 嬉 ８ 図 第４図 Ｚ
Claims (1)
- 入力ディジタル信号を増幅する電界効果トランジスタに
おいて、該電界効果トランジスタのソースに対して逆方
向に接続されたツェナダイオードと、該ツェナダイオー
ドのバイアス電流を任意に増加または減少させる手段と
を具えたことを特徴とするマーク率変動補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16912184A JPS6148232A (ja) | 1984-08-13 | 1984-08-13 | マ−ク率変動補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16912184A JPS6148232A (ja) | 1984-08-13 | 1984-08-13 | マ−ク率変動補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148232A true JPS6148232A (ja) | 1986-03-08 |
Family
ID=15880678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16912184A Pending JPS6148232A (ja) | 1984-08-13 | 1984-08-13 | マ−ク率変動補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148232A (ja) |
-
1984
- 1984-08-13 JP JP16912184A patent/JPS6148232A/ja active Pending
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