JPS6148958A - 金属‐絶縁物‐半導体集積キヤパシタ - Google Patents
金属‐絶縁物‐半導体集積キヤパシタInfo
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- JPS6148958A JPS6148958A JP60174409A JP17440985A JPS6148958A JP S6148958 A JPS6148958 A JP S6148958A JP 60174409 A JP60174409 A JP 60174409A JP 17440985 A JP17440985 A JP 17440985A JP S6148958 A JPS6148958 A JP S6148958A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、Ｍｉｓ（金腐−絶縁物−半導体）集積キャ
パシタに関するものであり、特に半導体基体の絶縁表面
層上に設けられた３ｉ電極と基体の表面に形成された反
転層との間に形成されたＭＩＳ集積キャパシタに関する
ものである。
パシタに関するものであり、特に半導体基体の絶縁表面
層上に設けられた３ｉ電極と基体の表面に形成された反
転層との間に形成されたＭＩＳ集積キャパシタに関する
ものである。
［発明の技術的背景］
ＭＩＳ集積キャパシタを使用した回路の一例は公開され
たヨーロッパ特許出願第９３８１８号明細書に記載され
ている。そのＭＩＳ集積キャパシタにおいては第１の端
子が第１の接点を介してｓ＋＠極に取付けられ、第２の
端子が少なくとも１個の接触領域を介して反転層に取付
けられている。第２の端子は反転層の接触領域に延在し
ている第２の接触層に取付けられている。ＭＩＳ集積キ
ャパシタは基体バイアス発生回路の出力導線に接続され
、それ故同様に接触パッドに接続されている基体バイア
スに平滑およびバッファ効果を与える。比較的小さい電
流だけが発生回路の発振器中を流れる。
たヨーロッパ特許出願第９３８１８号明細書に記載され
ている。そのＭＩＳ集積キャパシタにおいては第１の端
子が第１の接点を介してｓ＋＠極に取付けられ、第２の
端子が少なくとも１個の接触領域を介して反転層に取付
けられている。第２の端子は反転層の接触領域に延在し
ている第２の接触層に取付けられている。ＭＩＳ集積キ
ャパシタは基体バイアス発生回路の出力導線に接続され
、それ故同様に接触パッドに接続されている基体バイア
スに平滑およびバッファ効果を与える。比較的小さい電
流だけが発生回路の発振器中を流れる。
比較的高周波の電流が流れる高周波発生口、路、特にク
ロック発生回路或いはクロックされた論理回路、特にク
ロックされたＶＬＳ１回路を備えたモノリシック集積回
路では、電磁的な障害がそこを流れる電流の周波数の増
加と共に増加することが発見された。その原因はその発
振周波数で電源ラインを流れる高周波交流電流である。
ロック発生回路或いはクロックされた論理回路、特にク
ロックされたＶＬＳ１回路を備えたモノリシック集積回
路では、電磁的な障害がそこを流れる電流の周波数の増
加と共に増加することが発見された。その原因はその発
振周波数で電源ラインを流れる高周波交流電流である。
２本の電源ライン間に外部キャパシタを接続してこれら
の交流電流を阻止しようとする試みは成功しなかった。
の交流電流を阻止しようとする試みは成功しなかった。
これは高品質の、すなわち非常にバルク抵抗が低く、比
較的大きな値の集積キャパシタによってのみ克服できる
ものであり、またこのキャパシタは電源回路の交Ｐａ電
流の流れるループ区域であるようなこれらの端子から小
さな距離で発生回路またはクロックされる論理回路の電
源端子の両端に接続されなければならず、それによって
障害は最小にされる。
較的大きな値の集積キャパシタによってのみ克服できる
ものであり、またこのキャパシタは電源回路の交Ｐａ電
流の流れるループ区域であるようなこれらの端子から小
さな距離で発生回路またはクロックされる論理回路の電
源端子の両端に接続されなければならず、それによって
障害は最小にされる。
例えば雑誌エレクトロニクス（Ｅ １ｅｃｔｒｏｎｉｃ
ｓ）１９６９年９月２９日号８８〜９４ページに記載さ
れているようなＳｉゲート技術では、電界効果トランジ
スタのゲート電極は多結晶シリコンで作られ、ゲート酸
化物上に形成される。半導体表面がマスクされソースお
よびドレインを決定するようにエツチングされた後、こ
れらの領域に所望の不純物が３ｉゲートをおよびその下
のゲート酸化物をマスクとして使用して拡散され、或い
はイオン注入およびそれに続く拡散により尋人される。
ｓ）１９６９年９月２９日号８８〜９４ページに記載さ
れているようなＳｉゲート技術では、電界効果トランジ
スタのゲート電極は多結晶シリコンで作られ、ゲート酸
化物上に形成される。半導体表面がマスクされソースお
よびドレインを決定するようにエツチングされた後、こ
れらの領域に所望の不純物が３ｉゲートをおよびその下
のゲート酸化物をマスクとして使用して拡散され、或い
はイオン注入およびそれに続く拡散により尋人される。
Ｓｉ電極と自己整列領域を与えるこの技術は前記ヨーロ
ッパ特許出＠ａｇ ｍ ａに記載されたＭＩＳ！！積キ
ャパシタを備えたモノリシック集積回路の製造に役立つ
ものである。
ッパ特許出＠ａｇ ｍ ａに記載されたＭＩＳ！！積キ
ャパシタを備えたモノリシック集積回路の製造に役立つ
ものである。
［発明の概要］
それ故、この発明の目的は、改良された品質のＭＩＳＩ
積キャパシタを提供することであり、そのＭＩＳ集積キ
ャパシタは５’＋ゲート技術を使用して製作され、リー
ド線のインダクタンスと共に共振回路を形成し、非常に
高い周波数まで一緒に集積された発生回路またはクロッ
クされた論理回路からの障害を抑制する。
積キャパシタを提供することであり、そのＭＩＳ集積キ
ャパシタは５’＋ゲート技術を使用して製作され、リー
ド線のインダクタンスと共に共振回路を形成し、非常に
高い周波数まで一緒に集積された発生回路またはクロッ
クされた論理回路からの障害を抑制する。
この発明によれば、上述の目的は、縁の長さ対幅の比が
１００対１より大きい少なくとも１個のストライプを有
するＳｉ電極を形成したデプレッション型ＭＩＳ集積キ
ャパシタによって達成される。
１００対１より大きい少なくとも１個のストライプを有
するＳｉ電極を形成したデプレッション型ＭＩＳ集積キ
ャパシタによって達成される。
第１の端子は電極ストライプの表面上に延在する第１の
接触層に取付けることが好ましい。
接触層に取付けることが好ましい。
直接接触は非常に低い直列抵抗を有する短いリード線で
３ｉ電極に接続され、短いチャンネル長を有する３ｉ電
極により高品質のＭＩＳ集積キャパシタを得ることがで
きる。
３ｉ電極に接続され、短いチャンネル長を有する３ｉ電
極により高品質のＭＩＳ集積キャパシタを得ることがで
きる。
Ｓｉ電極または接触領域の区域に亙プて均一な結合を得
るために、第１の接触層が絶縁層の接点開口内のＷｔＵ
スト、ライブの区域にわたって均一に分布している数個
の接点を介してｉ極ストライプに接続され、かつ、第２
の接触層が絶縁層の接点開口内の接触領域の区域にわた
って均一に分布している数個の接点を介して接触領域に
接続されると特に有効である。
るために、第１の接触層が絶縁層の接点開口内のＷｔＵ
スト、ライブの区域にわたって均一に分布している数個
の接点を介してｉ極ストライプに接続され、かつ、第２
の接触層が絶縁層の接点開口内の接触領域の区域にわた
って均一に分布している数個の接点を介して接触領域に
接続されると特に有効である。
［発明の実施例］
第１図はこの発明を理解するために必要なモノリシック
集積回路の一部（破線１０で境界を示す）の等価回路を
示している。集積回路の縁における端子パッド８．９
（第２図）を介して電流１ｄが集積された発生回路Ｇｉ
からこの回路に供給される。゛集積された発生回路″と
は本発明の目的からみて少なくとも自己発振または外部
制御された発生回路またはクロックされた論理回路の電
力出力段を意味するものとする。交流電圧Ｕｃ２が外部
フィルタキャパシタＣ２の両端の２個の電位間に存在し
ている。集積された発生回路Ｑｉはモノリシック集積回
路の残りのクロックされる部分にクロックパルスを供給
し、それらクロックパルスは少なくとも１個のクロック
出力端子Ｃｋに生じ導電路に供給される。特にずっと大
きな負荷キャパシタの導電路を有する大規模集積回路（
ＶＬＳＩ）では、対応して大きなりロックパルス制御が
必要であり、それは発生回路Ｑｉの電源供給端子、すな
わち接点パッド８．９の回路における全擾乱電流Ｉｓの
重畳された擾乱電流として現われる。それ故、この擾乱
電流１ｓによって生じた電磁障害はできるだけ抑圧され
なければならない。これは例えば外部キャパシタＣ２ま
たは集積されたキャパシタＣ１によって行なうことがで
きる。しかしながら、外部キャパシタＣ２は全く効果的
でないことが認められた。何故ならば、電磁障害は擾乱
電流！Ｓの通路によって囲まれた面積、すなわち集積さ
れたキャパシタＣ１のない場合の２個の区域Ａ１および
Ａ２の和に比例しているからである。
集積回路の一部（破線１０で境界を示す）の等価回路を
示している。集積回路の縁における端子パッド８．９
（第２図）を介して電流１ｄが集積された発生回路Ｇｉ
からこの回路に供給される。゛集積された発生回路″と
は本発明の目的からみて少なくとも自己発振または外部
制御された発生回路またはクロックされた論理回路の電
力出力段を意味するものとする。交流電圧Ｕｃ２が外部
フィルタキャパシタＣ２の両端の２個の電位間に存在し
ている。集積された発生回路Ｑｉはモノリシック集積回
路の残りのクロックされる部分にクロックパルスを供給
し、それらクロックパルスは少なくとも１個のクロック
出力端子Ｃｋに生じ導電路に供給される。特にずっと大
きな負荷キャパシタの導電路を有する大規模集積回路（
ＶＬＳＩ）では、対応して大きなりロックパルス制御が
必要であり、それは発生回路Ｑｉの電源供給端子、すな
わち接点パッド８．９の回路における全擾乱電流Ｉｓの
重畳された擾乱電流として現われる。それ故、この擾乱
電流１ｓによって生じた電磁障害はできるだけ抑圧され
なければならない。これは例えば外部キャパシタＣ２ま
たは集積されたキャパシタＣ１によって行なうことがで
きる。しかしながら、外部キャパシタＣ２は全く効果的
でないことが認められた。何故ならば、電磁障害は擾乱
電流！Ｓの通路によって囲まれた面積、すなわち集積さ
れたキャパシタＣ１のない場合の２個の区域Ａ１および
Ａ２の和に比例しているからである。
この点からみて、集積された発生回路Ｑｉを備えたモノ
リシック集積回路中の障害は、できるだけ大きな値を有
しモノリシック集積された発生回路Ｇ１の供給端子１１
．１２にできるだけ近く配置されていて、そのため面積
Ａ１すなわち擾乱型”ａ Ｉ Ｓの通路によって囲まれ
た面積ができるだけ小ざいキャパシタＣ１によってしか
抑圧することができないことは明白である。第１図にお
いてはモノリシック集積キャパシタの等価回路はキャパ
シタンスＣ１、直列抵抗Ｒ３、インダクタンスＬ３を備
えている。もしも集積回路が外部発振器によって制御さ
れているのであれば、クロック入力端子Ｃｋ−が設けら
れ、それは特別の接触パッドに接続される。
リシック集積回路中の障害は、できるだけ大きな値を有
しモノリシック集積された発生回路Ｇ１の供給端子１１
．１２にできるだけ近く配置されていて、そのため面積
Ａ１すなわち擾乱型”ａ Ｉ Ｓの通路によって囲まれ
た面積ができるだけ小ざいキャパシタＣ１によってしか
抑圧することができないことは明白である。第１図にお
いてはモノリシック集積キャパシタの等価回路はキャパ
シタンスＣ１、直列抵抗Ｒ３、インダクタンスＬ３を備
えている。もしも集積回路が外部発振器によって制御さ
れているのであれば、クロック入力端子Ｃｋ−が設けら
れ、それは特別の接触パッドに接続される。
第１図の等価回路はざらにｔＳｔされた保護抵抗Ｒ１お
よびＲ２、インダクタンスＬ１およびＬ２を有しており
、そのインダクタンスＬ１およびＬ２は外部キャパシタ
Ｃ２へのリード線のインダクタンスを外部端子１４．１
５への接続縁のインダクタンスも含めて表わしている。
よびＲ２、インダクタンスＬ１およびＬ２を有しており
、そのインダクタンスＬ１およびＬ２は外部キャパシタ
Ｃ２へのリード線のインダクタンスを外部端子１４．１
５への接続縁のインダクタンスも含めて表わしている。
擾乱型’ａ Ｉ Ｆｈを低い周波数成分のみでありほと
んど擾乱しない電流１ｄと、電界を擾乱させる高周波電
流１ｃ１とに分割するために、集積キャパシタＣ１はで
きるだけ低い直列抵抗と、単位面積当り高いキャパシタ
ンスを有することが必要であり、それによって障害防止
用キャパシタが可能な最小の面積で形成される。そのよ
うなキャパシタの基本的構造は部分的平面図である第２
図（寸法は実際と異なっている）、および第２因のｌ１
ｉＡ−／Ｍに沿った断面図である第３図に示されている
。
んど擾乱しない電流１ｄと、電界を擾乱させる高周波電
流１ｃ１とに分割するために、集積キャパシタＣ１はで
きるだけ低い直列抵抗と、単位面積当り高いキャパシタ
ンスを有することが必要であり、それによって障害防止
用キャパシタが可能な最小の面積で形成される。そのよ
うなキャパシタの基本的構造は部分的平面図である第２
図（寸法は実際と異なっている）、および第２因のｌ１
ｉＡ−／Ｍに沿った断面図である第３図に示されている
。
第２図の平面図は８１ゲートトランジスタと類似のもの
を示している。すなわち、ゲート絶縁層１ （第３図）
上に付着され、領域５を形成するために使用される８１
ゲート処理の拡散マスクとして使用された電極ストライ
プ３１．３２が示されている。その処理においては比較
的厚いフィールド酸化１１３が例えば酸化マスク層を使
用することによってＳＤＧで示す鎖線により囲まれた区
域の外側に形成される。前記ｍｓ＋により囲まれた区域
の半導体表面が露出された後、細長い電極ストライプ３
１、３２および別の電極ストライプがドープされた多結
晶シリコン層で露出された半導体表面を覆い、′Ｒ極ス
トライプを得るためにフォトリソグラフ法によってその
層をマスクおよびエツチングすることによって形成され
る。ストライプの縁の長さ対幅の比は少なくとも１００
対１でなければならない。この縁の長ざ対幅の比は本質
的には直列抵抗Ｒ３を決定し、キャパシタの品質を決定
する。キャパシタの品質は１／Ｗ−ＣＩ ・Ｒ３で与
えられ（Ｗは角周波数）、できるだけ大きいほうがよい
。
を示している。すなわち、ゲート絶縁層１ （第３図）
上に付着され、領域５を形成するために使用される８１
ゲート処理の拡散マスクとして使用された電極ストライ
プ３１．３２が示されている。その処理においては比較
的厚いフィールド酸化１１３が例えば酸化マスク層を使
用することによってＳＤＧで示す鎖線により囲まれた区
域の外側に形成される。前記ｍｓ＋により囲まれた区域
の半導体表面が露出された後、細長い電極ストライプ３
１、３２および別の電極ストライプがドープされた多結
晶シリコン層で露出された半導体表面を覆い、′Ｒ極ス
トライプを得るためにフォトリソグラフ法によってその
層をマスクおよびエツチングすることによって形成され
る。ストライプの縁の長さ対幅の比は少なくとも１００
対１でなければならない。この縁の長ざ対幅の比は本質
的には直列抵抗Ｒ３を決定し、キャパシタの品質を決定
する。キャパシタの品質は１／Ｗ−ＣＩ ・Ｒ３で与
えられ（Ｗは角周波数）、できるだけ大きいほうがよい
。
得られた品質は使用されるフォトリソグラフ工程の緒度
によって決定される。もちろん品質に影響する別のファ
クターは接触領域、電極材料および接触層４．６のシー
ト抵抗である。
によって決定される。もちろん品質に影響する別のファ
クターは接触領域、電極材料および接触層４．６のシー
ト抵抗である。
ＭＩＳキャパシタの等価回路は第４図に示されている。
その図においてはＭＩＳ電界効果トランジスタのソース
およびドレイン領域は短絡されている。この短絡は、第
２図に示したように電極ストライプ３１．３２の先端面
とフィールド酸化房１３の縁部との間に間隔を設けると
共に第２の接触層６を設けることによって行なうことが
でき、それ故ソース・ドレイン拡散によって電極ストラ
イプは連結して単一領域にされた接触領域５で囲まれる
。
およびドレイン領域は短絡されている。この短絡は、第
２図に示したように電極ストライプ３１．３２の先端面
とフィールド酸化房１３の縁部との間に間隔を設けると
共に第２の接触層６を設けることによって行なうことが
でき、それ故ソース・ドレイン拡散によって電極ストラ
イプは連結して単一領域にされた接触領域５で囲まれる
。
接触領域４および６は第２図に示すようにインク−ディ
ジタル（交差指形）形態で配置されることが好ましい。
ジタル（交差指形）形態で配置されることが好ましい。
もしも擾乱電流ｉｓによって生じた障害の最低障害角周
波数がＷｍ１ｎで示され、最高障害角周波数がｗ ｍａ
ｘで示されるならば、次の関係にすることが必要である
。
波数がＷｍ１ｎで示され、最高障害角周波数がｗ ｍａ
ｘで示されるならば、次の関係にすることが必要である
。
ＣＩ ＞ １／ ［Ｗｍ１ｎ ２（Ｌｌ ＋Ｌ２ ）
］Ｗｍａｘ ｔ ｃｉ Ｃ３＜＜１ および、Ｗｍａ
ｘ ２ＣＩ Ｌ３ ＜ １ ここで０１とＬ３の直列共振周波数はｆ ｍａｘよりも
高く、Ｃ２はＣ１よりもずっと大きいものと仮定する。
］Ｗｍａｘ ｔ ｃｉ Ｃ３＜＜１ および、Ｗｍａ
ｘ ２ＣＩ Ｌ３ ＜ １ ここで０１とＬ３の直列共振周波数はｆ ｍａｘよりも
高く、Ｃ２はＣ１よりもずっと大きいものと仮定する。
外部端子パッド間で測定される障害電圧Ｕｃは次の式で
与えられる。
与えられる。
Ｕｃ＝
Ｉｓ ／Ｗ （ＣＩ ＋Ｃ２） （１−Ｗ２ ／ＷＯ
２）ここでＷＯ２は、Ｒ１、Ｒ２、Ｒ３、Ｌ３ ＝０に
対して、 （Ｃ１＋０２ ）／Ｃ１Ｃ２（Ｌ１＋１２ ）比較的小
さいチップ面積を占めるＭＩＳキャパシタが容易に得ら
れ、それは１００乃至２００ｐＦのキャパシタンスを有
する。
２）ここでＷＯ２は、Ｒ１、Ｒ２、Ｒ３、Ｌ３ ＝０に
対して、 （Ｃ１＋０２ ）／Ｃ１Ｃ２（Ｌ１＋１２ ）比較的小
さいチップ面積を占めるＭＩＳキャパシタが容易に得ら
れ、それは１００乃至２００ｐＦのキャパシタンスを有
する。
ＭＩＳ集積キャパシタの低い直列抵抗Ｒ３を得るために
均一で低Ｊ氏抗の接点が各電極ストライプに対して形成
されなければならない。これは縁部分を除いて？１ｔｌ
ストライプに低抵抗接続を形成する第１の接触層で電極
ストライプの全表面を覆うか、電極ストライプすなわち
Ｔｉ極ストライプ３１゜３２の区域に均一に分布した複
数個の接点を介して電極ストライプ３１．３２に接続さ
れた接触層４を付着させることによって行われる。前記
複数個の接点は絶縁層７の接点開口を通って電極ストラ
イプ３１、３２に遅している。同じことは接触領域５の
区域に均一に分布し、絶縁層７の接点間ロア３．７４内
に位置している複数個の接点を介して接触領域５に接続
された接触層６を設けることによって接触領域５に対し
て行われることができる。接触層４および６ははもちろ
んＩＩストライプのシリコンよりも抵抗の低い材料、す
なわち金屈または合名シリサイドで作られなければなら
ない。
均一で低Ｊ氏抗の接点が各電極ストライプに対して形成
されなければならない。これは縁部分を除いて？１ｔｌ
ストライプに低抵抗接続を形成する第１の接触層で電極
ストライプの全表面を覆うか、電極ストライプすなわち
Ｔｉ極ストライプ３１゜３２の区域に均一に分布した複
数個の接点を介して電極ストライプ３１．３２に接続さ
れた接触層４を付着させることによって行われる。前記
複数個の接点は絶縁層７の接点開口を通って電極ストラ
イプ３１、３２に遅している。同じことは接触領域５の
区域に均一に分布し、絶縁層７の接点間ロア３．７４内
に位置している複数個の接点を介して接触領域５に接続
された接触層６を設けることによって接触領域５に対し
て行われることができる。接触層４および６ははもちろ
んＩＩストライプのシリコンよりも抵抗の低い材料、す
なわち金屈または合名シリサイドで作られなければなら
ない。
ＶＬＳ１回路の集積された発生回路Ｇｉによって生じる
障害を減少させるために第１図および第２図に関連した
説明では電源端子１１および１２は直接ＭＩＳ集積キャ
パシタに接続され、それによって擾乱電流１ｓの通路に
より囲まれた放射区域が非常に減少されている。この方
法では、はぼ５００ＭＨ７までの周波数で直列抵抗Ｒ３
および短い接続リード線による誘導性の直列リアクタン
スＷＬ３は各辺性リアクタンス１／ＷＣＩよりも低く保
持されなければならない。第２図に示された接触ｗ！Ｊ
６および４のそれらの部分においては、保護抵抗Ｒ１お
よびＲ２はＭＩＳ集積キャパシタの保護を改善するため
に電源ラインと直列に配置されている。
障害を減少させるために第１図および第２図に関連した
説明では電源端子１１および１２は直接ＭＩＳ集積キャ
パシタに接続され、それによって擾乱電流１ｓの通路に
より囲まれた放射区域が非常に減少されている。この方
法では、はぼ５００ＭＨ７までの周波数で直列抵抗Ｒ３
および短い接続リード線による誘導性の直列リアクタン
スＷＬ３は各辺性リアクタンス１／ＷＣＩよりも低く保
持されなければならない。第２図に示された接触ｗ！Ｊ
６および４のそれらの部分においては、保護抵抗Ｒ１お
よびＲ２はＭＩＳ集積キャパシタの保護を改善するため
に電源ラインと直列に配置されている。
第１図はこの発明の１実施例のＭＩＳ集積キャパシタと
発生回路とを具備しているモノリシック集積回路の一部
分の等価回路であり、第２図はこの発明の１実施例のＭ
ＩＳ集積キャパシタを具備している集積回路め主面の一
部分の平面図であり、第３図は第２図の線Ａ−／Ｍに沿
った断面図であり、第４図はこの発明の１実施例のモノ
リシック集積回路のＭＩＳ集積キャパシタの等価回路図
である。 Ｇｉ・・・発生回路、Ｃ１・・・ＭＩＳ集積キャパシタ
、Ｃ２・・・外部キャパシタ、４，５．６・・・接触領
域、１３・・・フィールド酸化層、３１．３２・・・電
極ストライプ。
発生回路とを具備しているモノリシック集積回路の一部
分の等価回路であり、第２図はこの発明の１実施例のＭ
ＩＳ集積キャパシタを具備している集積回路め主面の一
部分の平面図であり、第３図は第２図の線Ａ−／Ｍに沿
った断面図であり、第４図はこの発明の１実施例のモノ
リシック集積回路のＭＩＳ集積キャパシタの等価回路図
である。 Ｇｉ・・・発生回路、Ｃ１・・・ＭＩＳ集積キャパシタ
、Ｃ２・・・外部キャパシタ、４，５．６・・・接触領
域、１３・・・フィールド酸化層、３１．３２・・・電
極ストライプ。
Claims (6)
- （１）半導体基体と、 前記半導体基体上の絶縁表面層と、 ＭＩＳ集積キャパシタとを具備し、 前記ＭＩＳ集積キャパシタは、 前記絶縁表面層上に付着されたＳｉ電極と、前記Ｓｉ電
極に取付けられた第１のキャパシタ端子と、 前記基体の表面に形成された反転層と、 第２のキャパシタ端子と、 前記反転層と前記ＭＩＳ集積キャパシタの第２の端子と
を接続する少なくとも１個の接触領域と、前記接触領域
の表面に広がっている第２の接触層とを備え、 前記Ｓｉ電極は縁の長さと幅の比が１００：１以上のス
トライプ状であることを特徴とするモノリシック集積回
路。 - （２）第１の接触層は、前記電極ストライプの表面に延
在している特許請求の範囲第１項記載のモノリシック集
積回路。 - （３）前記第１の接触層は、前記絶縁層の接点開口内の
前記電極ストライプの区域に亙つて等しい間隔の複数の
接点を介して前記電極ストライプに接続され、前記第２
の接点層は前記絶縁層の接点開口内の前記接触領域の区
域に亙つて等しい分布をしている複数の接点を介して前
記接触領域に接続されている特許請求の範囲第１項記載
のモノリシック集積回路。 - （４）前記第１および第２の接触層およびそれらを接続
する部分はインターディジタルに配置されている特許請
求の範囲第３項記載のモノリシック集積回路。 - （５）発生回路が電源端子のすぐ近くにある前記ＭＩＳ
集積キャパシタによつてバイパスされた電源端子を有す
る特許請求の範囲第１項乃至第４項のいずれか１項記載
のモノリシック集積回路。 - （６）クロックされた論理回路が、電源端子のすぐ近く
にある前記ＭＩＳ集積キャパシタによつてバイパスされ
た電源端子を有する特許請求の範囲第１項乃至第４項の
いずれか１項記載のモノリシック集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP84109599A EP0171445A1 (de) | 1984-08-11 | 1984-08-11 | Monolithisch integrierte Schaltung mit einem integrierten MIS-Kondensator |
| EP84109599.5 | 1984-08-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148958A true JPS6148958A (ja) | 1986-03-10 |
Family
ID=8192108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174409A Pending JPS6148958A (ja) | 1984-08-11 | 1985-08-09 | 金属‐絶縁物‐半導体集積キヤパシタ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0171445A1 (ja) |
| JP (1) | JPS6148958A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2654393B2 (ja) * | 1988-05-16 | 1997-09-17 | 株式会社日立製作所 | 半導体装置 |
| US4866567A (en) * | 1989-01-06 | 1989-09-12 | Ncr Corporation | High frequency integrated circuit channel capacitor |
| JP2919365B2 (ja) * | 1996-06-27 | 1999-07-12 | 日本電気アイシーマイコンシステム株式会社 | Ｍｏｓトランジスタの容量設計方法 |
| ES2229947B1 (es) * | 2003-10-14 | 2006-06-16 | Universitat Politecnica De Catalunya | Estructura de alta capacidad y baja resistencia serie equivalente en tecnologia integrada cmos estandar. |
| US10930731B2 (en) * | 2018-10-19 | 2021-02-23 | Mediatek Singapore Pte. Ltd. | Integrated circuit device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2016025A1 (ja) * | 1968-08-21 | 1970-04-30 | Rca Corp | |
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| DE2203892C3 (de) * | 1971-02-08 | 1982-05-27 | TRW Inc., Los Angeles, Calif. | Transistoranordnung mit mehreren zur Leistungserhöhung bei hohen Frequenzen parallel geschalteten Transistorelementen |
-
1984
- 1984-08-11 EP EP84109599A patent/EP0171445A1/de not_active Withdrawn
-
1985
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0171445A1 (de) | 1986-02-19 |
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