JPS6149536A - デイジタル位相同期回路 - Google Patents
デイジタル位相同期回路Info
- Publication number
- JPS6149536A JPS6149536A JP59171778A JP17177884A JPS6149536A JP S6149536 A JPS6149536 A JP S6149536A JP 59171778 A JP59171778 A JP 59171778A JP 17177884 A JP17177884 A JP 17177884A JP S6149536 A JPS6149536 A JP S6149536A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- output clock
- clock
- input clock
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル位相同期回路の改良に関す。
伝送路を経由して到着するディジタル信号を基準として
、信号発生装置が出力するクロックの位相を補正するデ
ィジタル位相同期回路が、ディジタル信号伝送システム
に広く採用されている。
、信号発生装置が出力するクロックの位相を補正するデ
ィジタル位相同期回路が、ディジタル信号伝送システム
に広く採用されている。
第２図は従来あるディジタル位相同期回路の一例を示す
図である。第２図において、入力クロックｃｉより゛所
定数倍の周波数で発振する発振回路■から出力される発
振信号ｆを分周回路２に入力し、前記所定数だけ分周し
て入力クロックｃｉと同一周波数の出力クロックｃｏを
出力する。該出力クロックＣＯは、入力クロックｃｉと
共に位相検出回路３に入力される。位相検出回路３は、
出力クロックＣＯの位相が入力クロックｃｉより遅れて
いるか進んでいるかを識別し、遅れていると識別された
場合には正の固定修正位相ｉｄｏを分周回路２に伝達し
、進んでいると識別した場合には負の固定修正位相量ｄ
ｏを分周回路２に伝達する。分周回路２は、位相検出回
路３から伝達された正または負の固定修正位相量ｄＯに
より分周回路２の計数値を修正する。その結果出力クロ
ックｃｏは、固定修正位相量ｄｏだげ進められ、または
遅らせられる。なお固定修正位相量ｄＯは出力クロック
ｃｏの位相を入力クロックｃｉに精密に同期させる為に
は、極力小さい値に設定することが望ましい。
図である。第２図において、入力クロックｃｉより゛所
定数倍の周波数で発振する発振回路■から出力される発
振信号ｆを分周回路２に入力し、前記所定数だけ分周し
て入力クロックｃｉと同一周波数の出力クロックｃｏを
出力する。該出力クロックＣＯは、入力クロックｃｉと
共に位相検出回路３に入力される。位相検出回路３は、
出力クロックＣＯの位相が入力クロックｃｉより遅れて
いるか進んでいるかを識別し、遅れていると識別された
場合には正の固定修正位相ｉｄｏを分周回路２に伝達し
、進んでいると識別した場合には負の固定修正位相量ｄ
ｏを分周回路２に伝達する。分周回路２は、位相検出回
路３から伝達された正または負の固定修正位相量ｄＯに
より分周回路２の計数値を修正する。その結果出力クロ
ックｃｏは、固定修正位相量ｄｏだげ進められ、または
遅らせられる。なお固定修正位相量ｄＯは出力クロック
ｃｏの位相を入力クロックｃｉに精密に同期させる為に
は、極力小さい値に設定することが望ましい。
以上の説明から明らかな如く、従来あるディジタル位相
同期回路においては、出力クロツクｃ。
同期回路においては、出力クロツクｃ。
が入力クロフクｃｉより遅れているか進んでいるかに応
して固定修正位相ＭｄＯだけ修正していた。
して固定修正位相ＭｄＯだけ修正していた。
従って出力クロツクｃｏの入力クロフクｃｉに対する遅
れまたは進み位相量が大きい場合には、固定修正位相ｌ
ｄｏ宛繰返し修正する必要があり、位相同期時間が増大
する欠点があった。
れまたは進み位相量が大きい場合には、固定修正位相ｌ
ｄｏ宛繰返し修正する必要があり、位相同期時間が増大
する欠点があった。
かかる欠点を除去する為に、固定修正位相量ｄＯを出力
クロ２クＣＯの位相の入力クロフクｃｉに対する位相量
と同一に設定すると、出力クロツクｃｏの位相が急激に
変動して位相ジッタを生ずることとなり、安定した出力
クロツクＣＯが供給されぬこととなる。
クロ２クＣＯの位相の入力クロフクｃｉに対する位相量
と同一に設定すると、出力クロツクｃｏの位相が急激に
変動して位相ジッタを生ずることとなり、安定した出力
クロツクＣＯが供給されぬこととなる。
前記問題点は、出力クロ７クの入力クロックに対する遅
れまたは進み位相量を検出する手段と、該手段の検出し
た位相量に比例した位相修正量を選択設定して前記出力
クロツクの位相を修正する手段とを設けることを特徴と
する本発明により解決される： 〔作用〕 即ち本発明によれば、出力クロツクの位相修正量は、入
力クロフクに対する遅れまたは進み位相量に比例して設
定される為、遅れまたは進め位相量が大きければ位相修
正量も増加し、遅れまたは進み位相量が小さければ位相
修正量も減少する為、常に適正な位相同期時間が得られ
る。
れまたは進み位相量を検出する手段と、該手段の検出し
た位相量に比例した位相修正量を選択設定して前記出力
クロツクの位相を修正する手段とを設けることを特徴と
する本発明により解決される： 〔作用〕 即ち本発明によれば、出力クロツクの位相修正量は、入
力クロフクに対する遅れまたは進み位相量に比例して設
定される為、遅れまたは進め位相量が大きければ位相修
正量も増加し、遅れまたは進み位相量が小さければ位相
修正量も減少する為、常に適正な位相同期時間が得られ
る。
以下、本発明の一実施例を図面により説明する。
第１図は本発明の一実施例によるディジタル位相同期回
路を示す図である。なお、全図を通じて同一符号は同一
対象物を示す。
路を示す図である。なお、全図を通じて同一符号は同一
対象物を示す。
第１図においても第２図におけると同様に、入力クロフ
クｃｉより所定数倍の周波数で発振する発振回路１から
出力される発振信号ｆを分周回路２に入力し、前記所定
数だけ分周して入力クロフクｃｉと同一周波数の出力ク
ロツクｃｏを出力する。分周回路２から出力される出力
クロツクｃ。
クｃｉより所定数倍の周波数で発振する発振回路１から
出力される発振信号ｆを分周回路２に入力し、前記所定
数だけ分周して入力クロフクｃｉと同一周波数の出力ク
ロツクｃｏを出力する。分周回路２から出力される出力
クロツクｃ。
は、入力クロックｃｉと共に位相量検出部４に入力され
る。位相量検出部４は、入力クロフクｃｉに対する出力
クロツクｃｏの遅れまたは進み位相量ｐを検出し、位相
修正量決定部５に伝達する。
る。位相量検出部４は、入力クロフクｃｉに対する出力
クロツクｃｏの遅れまたは進み位相量ｐを検出し、位相
修正量決定部５に伝達する。
位相修正量決定部５は、位相量検出部４がら伝達された
遅れまたは進み位相Ｎｐに所定数（例えば１／２）を乗
じて可変修正位相ｉｄｘを生成し、分周回路２に伝達す
る。分周回路２は、位相修正量決定部５から伝達された
可変修正位相ｌｄｘにより分周回路２の計数値を修正す
る。その結果出力クロ７クｃｏは、可変修正位相ＩＪｄ
ｘだけ進められ、または遅らせられる。
遅れまたは進み位相Ｎｐに所定数（例えば１／２）を乗
じて可変修正位相ｉｄｘを生成し、分周回路２に伝達す
る。分周回路２は、位相修正量決定部５から伝達された
可変修正位相ｌｄｘにより分周回路２の計数値を修正す
る。その結果出力クロ７クｃｏは、可変修正位相ＩＪｄ
ｘだけ進められ、または遅らせられる。
以上の説明から明らかな如く、本実施例によれば、出力
クロツクｃｏは入力クロックｃｉに対する遅れまたは進
み位相１ｉｔｐの１／２の可変修正位相ｉｄｘだけ修正
されや為、位相ｉｔｐが大きい値を示す場合には可変修
正位相Ｊｉｌｄｘも大きくなって出力クロツクｃｏの位
相を急速に入力クロフクｃｉに近付け、位相量ｐが小さ
い値を示す場合には可変修正位相量ｄｘも減少して出力
クロックＣＯの位相量を微細修正する。従って位相同期
時間も適切に短縮される。
クロツクｃｏは入力クロックｃｉに対する遅れまたは進
み位相１ｉｔｐの１／２の可変修正位相ｉｄｘだけ修正
されや為、位相ｉｔｐが大きい値を示す場合には可変修
正位相Ｊｉｌｄｘも大きくなって出力クロツクｃｏの位
相を急速に入力クロフクｃｉに近付け、位相量ｐが小さ
い値を示す場合には可変修正位相量ｄｘも減少して出力
クロックＣＯの位相量を微細修正する。従って位相同期
時間も適切に短縮される。
なお、第１図はあく迄本発明の一実施例に過ぎず、例え
ば可変修正位相量ｄｘは位相量ｐの１／２に限定される
ことは無く、修正時間および位相ジッタの許容値に応じ
て任意に設定することも可能であるが、何れの場合にも
本発明の効果は変わらない。
ば可変修正位相量ｄｘは位相量ｐの１／２に限定される
ことは無く、修正時間および位相ジッタの許容値に応じ
て任意に設定することも可能であるが、何れの場合にも
本発明の効果は変わらない。
以上、本発明によれば、出力クロツクの入力クロックに
対する位相同期時間を適切に設定することが可能となり
、また修正の際の位相ジッタも所定値以内に規定するこ
とが可能となり、当該ディジタル位相同期回路の位相同
期特性が向上する。
対する位相同期時間を適切に設定することが可能となり
、また修正の際の位相ジッタも所定値以内に規定するこ
とが可能となり、当該ディジタル位相同期回路の位相同
期特性が向上する。
第１図は本発明の一実施例によるディジタル位相同期回
路を示す図、第２図は従来あるディジタル位相同期回路
の一例を示す図である。 図において、１は発振回路、２は分周回路、３は位相検
出回路、４は位相量検出部、５は位相修正量決定部、ｃ
ｉは入力クロフク、ｃｏは出力クロツク、ｄｏは固定修
正位相量、ｄＸは可変修正位相量、ｆは発振信号、ｐは
位相量、を示す。 葬 １ 口 ＝ 寥 ２ の
路を示す図、第２図は従来あるディジタル位相同期回路
の一例を示す図である。 図において、１は発振回路、２は分周回路、３は位相検
出回路、４は位相量検出部、５は位相修正量決定部、ｃ
ｉは入力クロフク、ｃｏは出力クロツク、ｄｏは固定修
正位相量、ｄＸは可変修正位相量、ｆは発振信号、ｐは
位相量、を示す。 葬 １ 口 ＝ 寥 ２ の
Claims (1)
- 出力クロックの入力クロックに対する遅れまたは進み位
相量を検出する手段と、該手段の検出した位相量に比例
した位相修正量を選択設定して前記出力クロックの位相
を修正する手段とを設けることを特徴とするディジタル
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171778A JPS6149536A (ja) | 1984-08-18 | 1984-08-18 | デイジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171778A JPS6149536A (ja) | 1984-08-18 | 1984-08-18 | デイジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149536A true JPS6149536A (ja) | 1986-03-11 |
Family
ID=15929501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171778A Pending JPS6149536A (ja) | 1984-08-18 | 1984-08-18 | デイジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396523A (en) * | 1991-12-23 | 1995-03-07 | Telefonaktiebolaget L M Ericsson | Shifting the phase of a clock signal, in particular for clock recovery of a digital data signal |
-
1984
- 1984-08-18 JP JP59171778A patent/JPS6149536A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396523A (en) * | 1991-12-23 | 1995-03-07 | Telefonaktiebolaget L M Ericsson | Shifting the phase of a clock signal, in particular for clock recovery of a digital data signal |
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