JPS6149741B2

JPS6149741B2 -

Info

Publication number: JPS6149741B2
Application number: JP52132015A
Authority: JP
Inventors: Akinori Motai
Original assignee: Teac Corp
Current assignee: Teac Corp
Priority date: 1977-11-01
Filing date: 1977-11-01
Publication date: 1986-10-30
Also published as: JPS5465014A

Description

【発明の詳細な説明】本発明は、PCM（パルス符号変調）再生装置
に関し、更に詳細には、記録媒体にＭチヤンネル
信号が記録されているか、Ｎチヤンネル信号が記
録されているかを自動的に検出するチヤンネル検
出回路を設けたPCM再生装置に関する。

汎用のVTR（ビデオテープレコーダ）を使用
して音声信号をPCM記録再生する装置は既に知
られている。この種の装置が４チヤンネル信号を
記録再生するように、構成されている場合、これ
を使用して２チヤンネル信号の記録再生をする
と、空チヤンネルが生じて不経済になる。そこ
で、空チヤンネルに２チヤンネル信号を２重記録
（但しPCM記録は一般に２重記録するので、４チ
ヤンネル信号が２重記録されている場合には４重
記録）して、ドロツプアウト等によつて生じるエ
ラーを軽減することが考えられる。ところで、４
チヤンネル信号が記録された記録媒体を使用して
再生する場合と、２チヤンネル信号が２重又は４
重記録された記録媒体を使用して再生する場合と
では、再生装置に於ける信号処理方法を変えなけ
ればならない。このような場合、４チヤンネル記
録媒体であるか、２チヤンネル記録媒体であるか
を判断して、手動で再生装置を４チヤンネル状態
又は２チヤンネル状態にすることは可能である
が、操作性が悪くなる。又４チヤンネルと２チヤ
ンネルの場合に付いて述べたが、８チヤンネル、
16チヤンネル等に於いても同様な問題がある。

そこで、本発明の目的は、種々の形態の再生が
可能であるにも拘わらず、取扱い易いPCM再生
装置を提供することにある。

上記目的を達成するための本発明は、Ｍチヤン
ネル（但しＭは２以上の整数）の信号が複数回記
録された記録媒体を使用してＭチヤンネル再生を
することが可能であると共に、M/2チヤンネル以
下であるＮチヤンネルの信号を複数回記録するこ
とによつてＭチヤンネル記録と同様な記録状態に
した記録媒体を使用してＮチヤンネル再生をする
ことも可能であるPCM再生装置において、前記
Ｍチヤンネルの記録媒体に基づいて前記Ｍチヤン
ネルの信号が再生されているか又は前記Ｎチヤン
ネルの記録媒体に基づいて前記Ｎチヤンネルの信
号が再生されているかを、再生信号の中の複数箇
所の信号を比較することによつて検出するチヤン
ネル検出回路と、再生信号のエラーを補償するも
のであり、前記Ｍチヤンネルの信号の再生時と前
記Ｎチヤンネルの信号の再生時とでエラー補償動
作を切り換えるように構成され、前記補償動作の
切り換えが前記チヤンネル検出回路の出力に応答
して自動的に行われるように構成されているエラ
ー補償回路とを設けたことを特徴とするPCM再
生装置に係わるものである。

上記発明では、複数箇所の信号を比較すること
によつてＭチヤンネル再生かＮチヤンネル再生か
を検出し、エラー補償回路の補償動作をＭチヤン
ネル再生又はＮチヤンネル再生に適合するように
自動的に切り換えるので、取扱い易い再生装置を
提供することができる。

以下、図面を参照して本発明の実施例について
述べる。

本発明に係わるVTRを利用したPCM記録再生
装置の記録部を示す第１図において第１、第２、
第３、及び第４チヤンネルに対応する第１、第
２、第３、及び第４の入力端子１ａ，１ｂ，１
ｃ，１ｄはオーデイオ信号等のアナログ信号が入
力される端子である。２はサンプルホールド回路
であつて、４チヤンネルの信号を処理するために
第１、第２、第３、及び第４の入力端子１ａ，１
ｂ，１ｃ，１ｄに接続された第１、第２、第３、
及び第４のサンプルホールド回路２ａ，２ｂ，２
ｃ，２ｄを有する。３はアナログ−デジタル変換
器即ちＡ−Ｄ変換器であつて、この部分も４チヤ
ンネルの信号を処理するために、第１、第２、第
３、及び第４のサンプルホールド回路２ａ，２
ｂ，２ｃ，２ｄに接続された第１、第２、第３、
及び第４のＡ−Ｄ変換器３ａ，３ｂ，３ｃ，３ｄ
を有する。Ａ−Ｄ変換器３の出力段のデータメモ
リ４は例えばスクラツチ・パツド・メモリで構成
されたものであり、書き込みアドレス回路５によ
るアドレス指定に基づいてＡ−Ｄ変換器３の出力
を順次に記憶し、読み出しアドレス回路６による
アドレス指定に従つて記憶内容を送出するもので
ある。クロツク信号発生回路７はサンプルホール
ド回路２、Ａ−Ｄ変換器３、書き込みアドレス回
路５、読み出しアドレス回路６、及び同期信号回
路８にクロツク信号を付与するものである。

本装置は、４チヤンネル信号と２チヤンネル信
号との両方を処理するために、読み出し切替スイ
ツチ９を有する。この切替スイツチ９の開成時に
は読み出しアドレス回路６が４チヤンネル読み出
し動作となり、閉成時には２チヤンネル読み出し
動作となる。１０は並列−直列変換器であつて、
メモリ４から出力される並列デジタル信号を直列
デジタル信号に変換するものである。１１はパリ
テイビツト発生器であつて、メモリ４の出力でパ
リテイビツトを形成し、これを並列−直列変換器
１０に送つてパリテイビツトを付加するためのも
のである。同期信号回路８は1/60sec毎に発生す
る大区分同期信号（以下垂直同期信号と呼ぶ）と
小区分同期信号（以下フレーム同期信号と呼ぶ）
とを発生するものである。上記フレーム同期信号
は例えば112ビツト毎に発生し、データ抜き取り
に使用されるものであり、VTRおける水平同期
信号のように発生する。並列−直列変換器１０か
ら出力される直列デジタル信号と同期信号回路８
から出力される同期信号とは加算器１２にて合成
され、例えば“１”“０”“−１”から成る３値構
成の複合PCM信号となる。この複合PCM信号は
FM変調回路１３と記録増幅回路１４とを経て磁
気ヘツド１５により磁気テープ１６にFM記録さ
れる。即ち複合PCM信号で周波数変調すること
によつて形成されたFM信号が例えばVTRで磁気
テープ１６に記録される。

第１図に示す装置で４チヤンネル信号を記録す
る場合には、第１、第２、第３、及び第４の入力
端子１ａ，１ｂ，１ｃ，１ｄに第１、第２、第
３、及び第４チヤンネル信号を夫々入力させ、サ
ンプルホールド回路２で夫々のチヤンネル信号の
サンプルホールドを行う。所定のサンプリング周
期でサンプルホールドされた４チヤンネルの信号
はＡ−Ｄ変換器３で４チヤンネルのデジタル信号
に変換され、書き込みクロツク信号に同期してメ
モリ４に書き込まれる。メモリ４からのデジタル
信号の読み出しは、読み出しアドレス回路６から
付与される読み出しクロツク信号に基づいて、第
４図に示す第１チヤンネルのデータA₁、第２チ
ヤンネルのデータB₁、第３チヤンネルのデータ
C₁、第４チヤンネルのデータD₁の順番でなされ
る。読み出しアドレス回路６から付与される読み
出しクロツク信号の周波数は書き込みクロツク信
号の周波数よりも大きく設定されているので、デ
ータの書き込みに要した時間と同一時間に同一デ
ータを２回読み出すことが可能である。そこで、
第４図のt₁〜t₂期間で第１回目の読み出しが終了
したら、引き続きt₂〜t₃期間で同じデータをもう
一度読み出し、A′₁，B′₁，C′₁，D′₁の２重記録用
信号を得る。t₂〜t₃期間のデータにダツシユが付
されているが、エラーがなければA₁＝A′₁、B₁＝
B′₁、C₁＝C′₁、D₁＝D′₁である。最初のデータの
２重読み出しが終了したら、次のデータをt₄〜t₅
の期間及びt₅〜t₆期間で同時に読み出して、デー
タA₂，B₂，C₂，D₂，A′₂，B′₂，C′₂，D′₂を得る。

メモリ４から読み出された信号は並列−直列変
換器１０にて直列デジタル信号に変換される。ま
たメモリ４の出力はパリテイビツト発生器１１に
付与されるので、ここでパリテイビツトが形成さ
れ、並列−直列変換器１０に付与される。従つ
て、並列−−直列変換器１０からはパリテイビツ
トが付加された直列デジタル信号が〔010110…
…〕のような状態で出力される。第４図に示すよ
うな順番で出力される直列デジタル信号にはフレ
ーム同期信号Ｆ及び垂直同期信号Ｖが付加され
て、複合PCM信号となり、磁気テープ１６には
第４図に示す配列でデジタル信号がFM記録され
る。これにより、４チヤンネル信号が２重記録さ
れた記録媒体を得ることが出来る。

第１図の装置で２チヤンネル信号を記録する場
合には、切替スイツチ９を閉成して読み出しアド
レス回路６を２チヤンネル読み出し動作にする。
そして、例えば、第１の入力端子１ａに第１チヤ
ンネル信号を入力させ、また第２の入力端子１ｂ
に第２チヤンネル信号を入力させる。これによ
り、第１及び第２チヤンネル信号はサンプルホー
ルド及びＡ−Ｄ変換された後に、メモリ４に夫々
書き込まれる。読み出しアドレス回路６は、同一
データを４回読み出すように設定されているの
で、第５図に示すようにt₁〜t₂期間で第１チヤン
ネルのデータA₁と第２チヤンネルのデータB₁と
が読み出された後にt₂〜t₃の期間で同一データが
再び読み出されてデータA′₁，B′₁が得られる。更
にt₃〜t₄期間及びt₄〜t₅期間でも同一データが読み
出される。繰返して読み出されたデータにエラー
がないとすれば、A₁＝A′₁＝A″₁＝Ａ_１、B₁＝
B′₁＝B″₁＝Ｂ_１、C₁＝C″₁＝Ｃ_１、D₁＝D′₁
＝D″₁＝Ｄ_１である。読み出されたデータは１
チヤンネル記録の場合と同様にフレーム信号Ｆ間
に第５図に示すように配列されて磁気テープ１６
に４重記録される。

順次に送出されるデータの配列と磁気テープ１
６上での記録の配列とは一致するので、磁気テー
プ１６での第１の記録領域をＡ、第２の記録領域
をＢ、第３の記録領域をＣ、第４の記録領域をＤ
とすれば、４チヤンネル記録の場合には、第１の
記録領域Ａに第１チヤンネルデータ（信号）
A₁、第２の記録領域Ｂに第２チヤンネルデータ
B₁、第３の記録領域Ｃに第３チヤンネルデータ
C₁、第４の記録領域Ｄに第４チヤンネルデータ
D₁、が記録される。また２チヤンネル記録の場
合には、第１の記録領域Ａに第１チヤンネルデー
タA₁、第２の記録領域Ｂに第２チヤンネルデー
タB₁、第３の記録領域Ｃに第１チヤンネルデー
タA₁の２重記録データA′₁、第４の記録領域Ｄに
第２チヤンネルデータB₁の２重記録データB′が
夫々記録される。

再生系を示す第２図において、磁気ヘツド１６
と同一又は別の磁気ヘツド２１で磁気テープ１６
にFM記録されている複合PCM信号をVTRを利用
して再生すれば、例えばPCM信号の“１”に対
応して5.4MHzの周波数信号が得られ、またPCM
信号の“０”に対応して4.6MHzの周波数信号が
得られ、また同期信号に対応して3.8MHzの信号
が得られる。磁気ヘツド２１で検出されたFM波
は再生増幅回路２２で増幅された後にFM復調回
路２３で復調されて例えば３値の複合PCM信号
となる。ドロツプアウト検出回路２４はFM復調
回路２３の前段に接続され、再生信号即ち再生
FM波のレベル低下をドロツプアウトとして検出
する。FM復調回路２３に接続された信号分離回
路２５で分離されたデータは直列−並列変換器２
６に送られ、ここで、並列デジタル信号となる。
またFM復調回路２３に接続された同期信号分離
回路２７によつて分離された垂直同期信号及びフ
レーム同期信号はメモリ２８の書き込みアドレス
回路２９及び４チヤンネル及び２チヤンネル検出
回路３０に送られる。

パリテイチエツク回路３１は直列−並列変換器
２６から出力されるデータのパリテイチエツクを
なし、パリテイエラーの有無に対応した出力を送
出する。即ち、パリテイエラーのないときには例
えば低レベル出力を発生し、パリテイエラーのあ
るときには高レベル出力を発生する。ドロツプア
ウト検出回路２４はドロツプアウトが検出された
時に例えば高レベル出力を発生し、ドロツプアウ
トが検出されない時に例えば低レベル出力を発生
するものである。パリテイチエツク回路３１の出
力及びドロツプアウト回路２４の出力は夫々OR
回路３２に入力されるので、パリテイエラーとド
ロツプアウトとのいずれか一方が生じたときには
OR回路３２からエラー出力が発生し、そのデー
タはメモリ２９に書き込まれないか又はメモリ２
８から読み出されない。即ちパリテイエラー又は
ドロツプアウトが生じたデータは使用されない。

２重記録比較回路３３では第１回目の記録デー
タと第２回目の記録データとが比較され、両者が
一致しないときにはエラーを示すチエツクビツト
が付加される。例えば、第４図のデータA₁とデ
ータA′₁とが比較され、一致しないときにはチエ
ツクビツトを付加する。また第５図ではA₁と
A₁″とが比較され、一致しないときにはチエツク
ビツトを付加する。また第５図ではA′₁とＡ_１
とが比較され、一致しないときにはチエツクビツ
トを付加する。但し、この実施例では、２重記録
の第１番目のデータA₁と第２番目のデータA′₁と
のいずれか一方にOR回路３２から出力があると
きには、２重記録比較回路３３の出力にてチエツ
クビツトを付加さず、OR回路３２によつてエラ
ーが検出されなかつたデータがチエツクビツトを
有さない状態で出力される。また２重記録の第１
番目のデータA₁と第２番目のデータA′₁との両方
にOR回路３２の出力があるときには２重記録比
較回路３３の出力に無関係にチエツクビツトを付
加する。メモリ２８からのデータの読み出し制御
は読み出しアドレス回路３７にて行う。

メモリ２８の出力段に設けられたエラー補償回
路３４はデータエラーが生じたときに補間又は前
値ホールドでエラーデータの代りに実際のデータ
に近いデータを挿入してエラー補償をする回路で
ある。エラー補償されたデータはＤ−Ａ変換器３
５に付与され、ここで４チヤンネル又は２チヤン
ネルに分離され、第４チヤンネル再生の場合には
独立した第１、第２、第３、及び第４チヤンネル
デジタル信号が形成され、第１、第２、第３、及
び第４のＤ−Ａ変換器３５ａ，３５ｂ，３５ｃ，
３５ｄで、アナログ信号に変換される。従つて、
第１、第２、第３、及び第４の出力端子３６ａ，
３６ｂ，３６ｃ，３６ｄからは第１、第２、第
３、及び第４のチヤンネルのアナログ出力が得ら
れる。即ち第１図の入力端子１ａ，１ｂ，１ｃ，
１ｄに入力されたアナログ信号と等価な出力が出
力端子３６ａ，３６ｂ，３６ｃ，３６ｄから得ら
れる。即ち第１のＤ−Ａ変換器３５ａでは第６図
Ａで示すデータA₁，A₂……Ａ_oがＤ−Ａ変換さ
れ、第２のＤ−Ａ変換器３５ｂでは第６図Ｂで示
すデータB₁，B₂……Ｂ_oがＤ−Ａ変換され、第３
のＤ−Ａ変換器３５ｃでは第６図Ｃで示すデータ
C₁，C₂……Ｃ_oがＤ−Ａ変換され、第４のＤ−Ａ
変換器３５ｄでは第６図Ｄで示すデータD₁，D₂
……Ｄ_oがＤ−Ａ変換される。そして、Ｄ−Ａ変
変換で得られた４チヤンネルのアナログ信号が出
力端子３６ａ，３６ｂ，３６ｃ，３６ｄに送られ
る。

２チヤンネル再生の場合には、第１のＤ−Ａ変
換器３５ａにて第７図ＡのデータA₁，A₂……Ａ_o
がＤ−Ａ変換され、第２のＤ−Ａ変換器３５ｂに
て第７図ＢのデータB₁，B₂……Ｂ_oがＤ−Ａ変換
される。そしてこのＤ−Ａ変換で得られた２チヤ
ンネルのアナログ信号は出力端子３６ａ，３６ｂ
に送られる。

第２図に示す装置に於いて、エラー補償回路３
４は４チヤンネル再生時と２チヤンネル再生時と
で異なる動作をしなければならない。そこで、本
装置には、４チヤンネル及び２チヤンネル検出回
路３０が設けられている。このチヤンネル検出回
路３０は、第１の記録領域から読み取られた第１
の信号と第３の記録領域から読み取られた第３の
信号との比較及び第２の記録領域から読み取られ
た第２の信号と第４の記録領域から読み取られた
第４の信号との比較をなし、不一致を示す比較出
力を４チヤンネル検出信号とし、一致を示す信号
を２チヤンネル検出信号として送出する。

第３図はチヤネル検出回路３０とエラー補償回
路３４とを更に詳しく示すものである。チヤンネ
ル検出回路３０には、チヤンネル検出用第１メモ
リ３７とチヤンネル検出用第２メモリ３８とが設
けられている。第１メモリ３７は書き込みアドレ
ス回路３９に制御されて４データ毎に設けられて
いる第１の記録領域Ａから読み取られた第11のデ
ータCH１と第２の記録領域Ｂから読み取られた
第２のデータCH２とを記憶し、この記憶データ
を読み出しアドレス回路４０による制御に基づい
てコンパレータ４１に供給する。また第２メモリ
３８は書き込みアドレス回路４２に制御されて第
３の記録領域Ｃから読み取られた第３のデータ
CH３と第４の記録領域Ｄから読み取られた第４
のデータCH４を記憶し、この記憶データを読み
出しアドレス回路４３による制御に基づいてコン
パレータ４１に供給する。コンパレータ４１では
第１のデータCH１と第３のデータCH３との比較
及び第２のデータCH２と第４のデータCH４との
比較がなされ、CH１＝CH３及びCH２＝Ｃ２の
ときに高レベルの比較出力が発生し、カウンタ４
４の入力となる。チヤンネル判別カウンタ４４及
び次段のフリツプフロツプ４５は同期信号分離回
路２７から垂直同期信号を受け、カウンタ４４は
この垂直同期信号でクリアされ、フリツプフロツ
プ４５はこの垂直同期信号でリセツトされる。従
つて、カウンタ４４は垂直同期信号間に発生する
コンパレータ４１の一致出力をカウントする。コ
ンパレータ４１は垂直同期信号間で例えば1536回
の比較をなす。カウンタ４４は所定カウント値Ｍ
例えば1024よりも大きなカウントをしたときに、
２チヤンネル検出出力を発生する。即ち、カウン
ト数ｎがＭよりも大になつたときに２チヤンネル
検出出力として高レベル出力が生じる。またカウ
ンタ４４のカウントが1024に達しない場合にはカ
ウンタ４４の出力は低レベルに保たれ、ここれが
４チヤンネル検出出力となる。４チヤンネル再生
の時には原則的にCH１＝CH３及びCH２＝CH４
にならない。これは第１の記録領域Ａと第３の記
録領域Ｃとには別なデータが記録され、また第２
の記録領域Ｂと第４の記録領域Ｄとには別なデー
タが記録されているからである。しかし、４チヤ
ンネル再生の場合でも偶然に例えばA₁＝C₁、B₁
＝D₁となることがあるので、しきい値を設けて
２チヤンネルと４チヤンネルとを明確に区別して
いる。また２チヤンネル再生の場合には、エラー
が発生しないかぎり、CH１＝CH３、CH２＝CH
４となる、しかし、エラーで条件満足しない場合
もあるので、しきい値はこの場合にも意味を有す
る。カウンタ４４から２チヤンネル検出出力が得
られると、フリツプフロツプ４５がリセツトさ
れ、フリツプフロツプ４５の出力も２チヤンネル
検出状態となる。これにより、コントロール回路
４６が、２チヤンネルでのエラー補償をする状態
となる。またカウンタ４４から４チヤンネル検出
出力が発生しているときには、フリツプフロツプ
４５は常にリセツト状態であり、コントロール回
路４６は４チヤンネルでのエラー補償をする状態
となる。尚このような４チヤンネル及び２チヤン
ネル検出は垂直同期信号単位でなされる。

エラー補償回路３４はエラー補償用第１メモリ
４７と第２メモリ４８とを有している。データメ
モリ２８から得られるチエツクビツトを含むデー
タは書き込みアドレス回路４９の制御によつて第
１メモリ４７にまず書き込まれ、しかる後、読み
出しアドレス回路５０で制御されて読み出され、
第２メモリ４８及び演算回路５１及びマルチプレ
クサ即ち走査器からなる信号選択回路５２に送ら
れる。第２メモリ４８は書き込みアドレス回路５
３に制御されて第１メモリ４７の出力を記憶し、
読み出しアドレス回路５４に制御されて記憶デー
タを演算回路５１と信号選択回路５２とに供給す
る。また第１メモリ４７とコントロール回路４６
との間に第１のチエツクビツト検出ライン５５が
接続され、第２メモリ４８とコントロール回路４
６との間に第２のチエツクビツト検出ライン５６
が接続されている。従つて、コントロール回路４
６は、第１メモリ４７及び第２メモリ４８から出
力されているデータにチエツクビツトが付されて
いるかどうかを検出する。

次に、４チヤンネル再生及び２チヤンネル再生
の場合にエラー補償を第８図及び第９図のフロー
チヤートを参照して更に詳しく述べる。第８図及
び第９図に於いてCHはデータを示し、Ｘは１〜
４であつて第１、第２、第３、第４の記録領域
Ａ，Ｂ，Ｃ，Ｄに対応したデータであることを示
すものである。またｎはフレーム同期信号区間を
示す。まず４チヤンネル再生の場合に付いて述べ
ると、まず第８図の段階６１にて第１メモリ４７
からデータCHX_oを読み出す。次に段階６２では
データCHX_oにチエツクビツトが付されているか
どうかをコントロール回路４６で判断する。チエ
ツクビツトが付されていなければ、段階６３に示
すように第１メモリ６１の読み出しデータCHX_o
を第２メモリ４８に書き込むようにコントロール
回路４６が書き込みアドレス回路５３を制御し、
またコントロール回路４６の出力で選択制御回路
５７を制御し、更にこの選択制御回路５７によつ
て選択回路５２を制御し、段階６４で示すように
第１メモリ４７の出力データCHX_oを選択し、こ
のデータCHX_oを出力させる。即ち、第１メモリ
４７をＤ−Ａ変換器３５に接続することによつて
何んらの補償もしないデータを出力させる。

段階６２でチエツクビツトが検出された場合に
は、段階６５に示すように第１メモリ６５から次
のデータであるCHX_o+1を読み出す。そして、こ
のデータCHX_o+1にチエツクビツトが付されてい
るかどうかを段階６６で判断する。この結果、チ
エツクビツトが付されていないことが分つたら、
コントロール回路４６で読み出しアドレス回路５
４を制御して段階６７に示すように第２メモリ４
８からデータCHX_o-1を読み出す。これにより、
演算回路５１には第１メモリ４７からデータ
CHX_o+1が付与され且つ第２メモリ４８からデー
タCHX_o-1が付与されここでＣＨＸ_ｏ＋１＋ＣＨＸ_ｏ−１／２の補間演算がなされる。即ちドロツプアウト発生時
点より１つ前のデータと１つ後のデータとの平均
値が求められる。また選択制御回路５７から補間
演算出力を選択する信号が発生し、選択回路５２
は演算回路５１をＤ−Ａ変換器３５に接続し、段
階６８の補間演算出力はドロツプアウトを補償す
るための信号となる。

段階６６でチエツクビツトが検出されれば、段
階６９に示す如く第２メモリ４８からデータ
CHX_o-1が読み出される。また段階７０にて選択
回路５２が第２メモリ４８をＤ−Ａ変換器３５に
接続する。またCHX_o-1をホールドするようにコ
ントロール回路４６が読み出しアドレス回路５４
を制御する。この結果、ドロツプアウト発生直前
のデータCHX_o-1のホールドによつてドロツプア
ウトが補償される。

次に、２チヤンネル再生を第９図のフローチヤ
ートを参照して述べる。まず段階７１で第１の記
録領域Ａのデータを意味するデータCH１_o（例え
ばA₁）を第１メモリ４７から読み出す。次に段階
７２においてライン５５でデータCH１_oのチエツ
クビツトを検出する。そして、データCH１_oにチ
エツクビツトが付されなければ、そのまま出力さ
せる。即ち選択回路５２によつて第１メモリ４７
をＤ−Ａ変換器３５に接続する。段階７２でチエ
ツクビツトが検出されたら、段階７３で示すよう
に第１メモリ４７から第３の記録領域Ｃのデータ
を意味するCH３_o（例えばA′₁）を読み出す。次
に、段階７４で示すようにデータCH３_oのチエツ
クビツトを判定する。そしてチエツクビツトが検
出されなかつたら、第１メモリ４７をＤ−Ａ変換
器３５に接続し、データCH３_o（例えばA′₁）を出
力させる。即ち予備に記録されていたデータを出
力させる。

段階７４でチエツクビツトが検出されれば、段
階７５に示すように第１メモリ４７からCH１_o+1
を読み出す。即ちエラーデータの１つ後のデータ
を読み出す。次に段階７６でデータCH１_o+1のチ
エツクビツトの判定を行う。もしチエツクビツト
がなければ、段階７７に示すように第２メモリ４
８からデータCH１_o-1を読み出す。即ちエラーデ
ータの１つ前のデータを読み出す。しかる後、段
階７８に示すように演算回路５１にて
ＣＨ１_ｏ＋１＋ＣＨ１_ｏ−１／２の演算出力を求め、演
算回路５１をＤ−Ａ辺変換器３５に接続し、補間演算出力
によるエラー補償を行う。

段階７６でチエツクビツトが検出されたら、段
階７９に示すように、第１メモリ４７からデータ
CH３_o+1を読み出す。次に段階８０に示すように
データCH３_o+1のチエツクビツトの判定をする。
もし、チエツクビツトが検出されなかつたら、段
階７７に示すように第２メモリ４８からデータ
CH１_o-1を読み出し、次の段階７８に示すように
演算回路５１でＣＨ３_ｏ＋１＋ＣＨ１_ｏ−１／２の演算
をなし、演算回路５１をＤ−Ａ変換器３５に接続すること
によつて演算出力を補間データとする。

段階８０でデータCH３_o+1のチエツクビツトが
検出されたら、段階８１に示すように第２メモリ
４８からデータCH１_o-1を読み出す。即ちエラー
データの１つ前のデータを読み出す。そして段階
８２に示すように第２のメモリ４８をＤ−Ａ変換
器３５に接続し、データCH１_o-1のホールドによ
つてエラー補償を行う。

上述から明らかなように、このPCM記録再生
装置によれば、４チヤンネル再生か２チヤンネル
再生かをチヤンネル検出回路３０で自動的に検出
することが可能になる。従つて取扱い易い装置を
提供することが出来る。

またチヤンネル検出回路３０の出力によつて再
生装置が４チヤンネルモード又は２チヤンネルモ
ードに自動的に設定されるようになつているの
で、操作性の良い装置を提供することが出来る。

またチヤンネル検出回路３０の出力によつてエ
ラー補償回路３４を制御して、４チヤンネル再生
のエラー補償状態と２チヤンネル再生のエラー補
償状態の両方を得るようにしているので、夫々の
モードに於ける最適なエラー補償を行うことが可
能である。

また、２チヤンネル記録再生のときには、デー
タを４重記録してドロツプアウトを補償するの
で、高精能な記録再生が可能である。

以上、本発明の１実施例に付いて述べたが、本
発明は上述の実施例に限定されるものではなく、
更に変形可能なものである。例えば、２チヤンネ
ル記録時に第１及び第３の入力端子１ａ，１ｃに
第１チヤンネル信号を入力させ、第２及び第４の
入力端子１ｂ，１ｄに第２チヤンネル信号を入力
させて、スイツチ９を省いてもよい。またチヤン
ネル検出回路３０の出力をエラー補償回路３４以
外のチヤンネル切替又はチヤンネル表示に使用し
てもよい。例えば、チヤンネル検出回路３０に表
示器を接続し、再生装置が４チヤンネル再生状態
であるか、２チヤンネル再生状態であるかを表示
するようにしてもよい。またコンパレータ４１を
CH１＝CH３とCH２＝CH４とのいずれか一方を
検出するように構成してもよい。また磁気テープ
以外の記録媒体を使用しての記録再生にも適用可
能である。また４チヤンネルと２チヤンネルの組
合せに限ることなく、８チヤンネルと４チヤンネ
ルの組合せ、又は16チヤンネルと８チヤンネルの
組合せ等にも適用出来る。

【図面の簡単な説明】

第１図は本発明の１実施例に係わるPCM記録
再生装置の記録部を示すブロツク図、第２図は再
生部を示すブロツク図、第３図は第２図のチヤン
ネル検出回路とエラー補償回路とを詳しく示すブ
ロツク図、第４図は４チヤンネル記録信号及び記
録状態を説明的に示す波形図、第５図は２チヤン
ネル記録信号及び記録状態を説明的に示す波形
図、第６図は４チヤンネル再生出力状態を説明的
に示す波形図、第７図は２チヤンネル再生出力状
態を説明的に示す波形図、第８図は４チヤンネル
再生に於けるエラー補償回路の動作を説明するた
めのフローチヤート、第９図は２チヤンネル再生
に於けるエラー補償回路の動作を説明するための
フローチヤートである。尚図面に用いられている符号に於いて、２１は
磁気ヘツド、２３はFM復調回路、２４はドロツ
プアウト検出回路、２８はメモリ、３０は４チヤ
ンネル及び２チヤンネル検出回路、３１はパリテ
イチエツク回路、３２はOR回路、３３は２重記
録比較回路、３４はエラー補償回路、３５はＤ−
Ａ変換器である。

Claims

【特許請求の範囲】１Ｍチヤンネル（但しＭは２以上の整数）の信
号が複数回記録された記録媒体を使用してＭチヤ
ンネル再生をすることが可能であると共に、M/2
チヤンネル以下であるＮチヤンネルの信号を複数
回記録することによつてＭチヤンネル記録と同様
な記録状態にした記録媒体を使用してＮチヤンネ
ル再生をすることも可能であるPCM再生装置に
おいて、前記Ｍチヤンネルの記録媒体に基づいて前記Ｍ
チヤンネルの信号が再生されているか又は前記Ｎ
チヤンネルの記録媒体に基づいて前記Ｎチヤンネ
ルの信号が再生されているかを、再生信号の中の
複数箇所の信号を比較することによつて検出する
チヤンネル検出回路と、再生信号のエラーを補償するものであり、前記
Ｍチヤンネルの信号の再生時と前記Ｎチヤンネル
の信号の再生時とでエラー補償動作を切り換える
ように構成され、前記補償動作の切り換えが前記
チヤンネル検出回路の出力に応答して自動的に行
われるように構成されているエラー補償回路とを
設けたことを特徴とするPCM再生装置。