JPS61500992A - コンピュ−タシステムにおける、またはそれに関する改良 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はコンピュータシステムに関し、本発明の全般的目的は、標準のＣＰＵ　 （Ｍｏｔｏｒａｌａ　ＭＣ６８００。

ＩＮ置　８０２８６等により代表されるもの）およびこのＣＰＵからアクセスさ れる記憶装置との間に配置される論理回路によシ２進コンピュータの容量及びソ フトウェア安全確保（ｓｏｆｔｗａｒｅ　５ｅｃｕｒｉｔｙ）を改善することで ある。

本発明は中央処理装置、２進形態で情報を記憶する主記憶装置、自身の内部記憶 装置から情報を読出すことによシ個別的及び選択的な範囲検査、及び範囲変換を 実行するマスク制御装置を有し、マスク制御装置の内部記憶装置はそれぞれ個別 的にアクセス可能なデータ要素に対するデータディスクリブタテーブル（データ 記述千表）を含み、ディスクリジシランテーブルエントリ（記述子表記連環）の 各個における２つの要素は範囲検査のためと、範囲変換のためとに割当てられ、 ２つの要素の一方によシ、データディスクリツクテーブルエントリと関連するデ ータ要素の値範囲の桓限の一方を決定することができ、第２の要素により関連す るデータ要素の値範囲にある値の数を決定することができるようなコンビ、−タ システムを提供し、主記憶装置に対する情報の読出し又は書込みにそれぞれ利用 するために主起。

憶装置に至るデータ経路に挿入される一連の演算回路をさらに含み、それらの演 算回路は主記憶回路と、主記憶装置の１つのデータ要素と関連するデータディス クリブタテーブルエントリとから入力を受取り、主記憶装置から情報を読出すこ とにより中央処理装置に出力を供給すると共に、中央処理装置と、主記憶装置の １つのデータ要素と関連するデータディスクリプタテーブルエン）　ＩＪとから 入力を受取り、主記憶装置に対応する出力を供給し、マスク制御装置は、範囲外 の値が検出された場合に中央処理装置に割込み信号を発生する手段を有する。

従って、本発明は、プログラムに明確にコード化され力ければならないような範 囲検査及び範囲変換の自動的な実行を可能にすることにより、コードボリューム を減少し且つ実行速度をさらに速くすることができる。さらに、本発明によれば 、プログラムの実行をスピードアップするために範囲検査及び範囲変換をグログ ラマーが実行することを忘れたり、計画的に省略することはら）えないって、コ ンピュータ内部のソフトウェア安全確保は向上される。

コンピュータは従来と同様に２進モードで動作する。すなわち、情報は２進形態 で記憶、処理される。

これは第１図、第２図及び第３図に示されている。

第１図は、中央処理装置（ＣＰＵ）及び主記憶装置（Ｍ）゛から構成される代表 的な２進コンピユータを示す。

ＣＰＵはに個のアドレスビットを含むアドレスバス（ＡＢＵＳ）、１６個のデー タビットを含むデータバス（ＤＢＵＳ　）及び２本の制御接続線（Ｒ及びＷ）を 介してＭに接続される。

データバスのデータビットの数は主記憶装置（Ｍ）の語長、すなわち各記憶語の データビット数と一致し、この実施例においては１６ビツトと仮定される。

従って、各記憶語は２”＝６５５３６個の異なる値を記憶することができる。

アドレスバスのアドレスビットの数（ｋ）はアドレス可能な記憶語の数、２を限 定する。これらの語のそれぞれのアドレスは対応する値０．１・・・２　により 限定される。

ＣＰＵはいくつかの要素から構成されるが、この明細書に関して最も重要な要素 はマイクロプログラムユニッ）　（ＭＰＵ）と、演算１論浬ユニット（ＡＬＵ　 ）と、アドレスレジスタ（ＡＲ）と、データレジスタ（ＤＲ）と、桁上げレジス タ（Ｃ）である。

ＭＰＵはＣＰＵの様々なレジスタと主記憶装置Ｍとの間の情報の転送を制御する 。たとえば、アドレスＸの記憶語の内容をデータレジスタＤＲに転送すべき場合 、ＭＰＵは、まず、適切な制御信号を印加するととによ！Ｊ　ＭＰＵ自体から値 Ｘをデータバス（ＤＢＵＳ　）を介してアドレスレジスタ（ＡＲ）に転送する（ 第１図の全ての制御信号は黒く太い矢印にょシ示される）。

値ＸがＡＲに入力されると、主記憶装置の対応する語が指示される。読出し制御 信号（Ｒ）を記憶装置に印加することによシ、この記憶語の内容はデータバスに 読出され、それによりＤＲへ転送可能となる。

記憶装置に書込まれるときは、データは書込み制御信号（Ｗ）の印加によ、９Ｄ Ｒからデータバスに取出され、対応する記憶語に書込まれる。

情報は２進形態で記憶、処理されるので、Ｎビットを有するデータ語は２Ｎ個の 異なる値を記憶することができる。第２図は、Ｎ＝４のときに１つのデータ語に 記憶できる異なる値と、それらの値について考えられるいくつかの表現とを示す 。表現Ａにおいては、実際値は対応するビット位置から直接計算される。たとえ ば、２進値１０１１は次の実際値を表わす： ２３Ｘ１＋２　ＸＯ＋２　Ｘ１＋２　Ｘ１＝８＋　２　＋１　＝１１ 表現表現おいては、最上位ビットが符号ビットドして使用され、実際値は残シの ビットによシ示される。正の値の場合、値は表現Ａの場合と同様に計算される。

負の値の場合には、いわゆる２：Ｓ補数が使用される。すなわち、値は（表現Ａ の値）−１６となる。従って、この場合、値１０１１は次の実際値を表わす： ２　Ｘ１＋２　ＸＯ＋２　Ｘ１＋２　Ｘｌ−１６（２ｓ＝１）＝８　＋　２＋１ −１６＝−５ 表現Ｃにおいては、値００１１・・・１１００　は値Ｏ〜９を表わすために使用 され、利用できる１６個の全ての値のうち６つは使用されない。第３図は、第１ 図のＡＬＵにより実行される演算動作の代表的な一例を示す。実行される動作は ２進加算でチシ、加算されるべきオペランドはＡＬＵの内部の、共にＮ個のデー タビットを含む２つのレジスタ（ＩＲＩ及びＩＲ２）に移送されているものと仮 定する。２つのレジスタＩＲＩ及びＩＲ２の内容は加算され、その結果はＮ＋１ 個のデータビットを含む結果レジスタ（ＯＲ）に転送される。結果のビット（Ｎ ＋１）は桁上げフラグ（Ｃ）に転送され、結果のＮ個の最下位ビットはデータバ スＤＢＵＳへ転送される。たとえば、第２図の表現。

Ａを使用して、値５と値７とを加算すべき場合には：５→　０１０１ ＋７→＋０１１１ この（桁上げの）場合、結果は算術的に正しい結果より大きい。

第２の例として、値７と値１１とを加算すべき場合にはニ ア→　０１１１ ＋１１→＋１０１１ この（桁上げの）場合、結果は４つのビットによシ表示できるものよシ大きい。

すなわち、結果は関連する回路の制限によってその４つの最下位ビットしいと考 えられる値１８ではなく、２となる。この場合、桁あふれの指示を与えるために 桁上げフラグ（Ｃ）がセットされる。

その他の演算動作についてもこれに相応することがいえるのは自明でらるニ ア→０１１１ 一５→０１０１ 一１１→−１０１１ 以上の例は２進演算の基本的特徴の１つを示す。

すなわち、結果に含まれるビットの数が表示可能なビットの数を越えない限シ、 結果は正しい。通常のデータ語長は８，１６，２４，３２．４８又は６４であり 、これは使用されるＣＰＵの種類と、所望の値範囲とによって決まる。データ語 長にかかわらず、通常、桁上げフラグは結果がデータ語長を越えたことを指示す るために採用される。桁上げフラグの存在によシカスケート演算、すなわち関連 データ語についての屓次演算が可能になることに注目すべきである。

第２図に示されるようにデータ語長が４であるＣＰＵの内部においては、１５を 越える値は連続データ語によシ表示されれば良い。従って、２進７ビツト値１１ １１１０１に対応する値１２５は２つの連続する４ビツトデータ値０１１１（＝ ７　）及び１１０１（＝１３）として表示されれば良い。同様に、１００は７ビ ツト２進値１１００１００に対応し、２つの４ビツト値０１１０、（＝６）及び ０１００（＝４　）により表示されれば良い。これらを今度はいわゆる桁上げ伝 搬を利用して４ビツト演算によシ次のように加算することができる。

１２５→　０１１１　１１０１ ＋　１００→　０１１０　０１００ ０００１←（本格上げ） 結果３→０１１１０ 桁上げを１つの４ビツト加算から次へ伝播することによ）、最終結果は依然とし て有効となる。

従って、基本ＮビットＡＬＵによシどのような値範囲の演算でも実行することが できる。当然のことながら、値範囲が１０６にもなる場合には、４ビツトＡＬＵ によ９１回の演算動作を実行するだめのステップの数は大きくなシ、従って、Ｃ ＰＵの速度は低くなるが、２４ビツトＣＰＵであれば演算を１回のステップで実 行することができる。従って、最新のＣＰＵのＡＬＵは、一般に、記憶装置のデ ータ語長に基づいて。

動作し、単一の桁上げフラグによシこの語長を越えたことを指示する。場合によ って、半語１つの値範囲を越えたことを指示するために手招上げフラグが提供さ れ、それにより、１つのデータ語のピッ、トの最下位半分について演算ができる 。第２図の表現Ｂが使用されるＣＰＵの場合、たとえば７＋５＝０１１１’＋　 ０１０１　＝　１１００　＝　−４のような加算による正の値から負の値への桁 あふれ、又は減算による負の値から正の値への桁あぶれを指示する桁あふれフラ グが通常含まれる。２進コンピユータをプログラムするとき、現在は、記憶語に よシ又は記憶語の一部により実現される実際のデータ要素の値範囲が無限である か、又は明確に指定される有限の一組の値を含むものと想定する。

概念上は値範囲が無限である論理データ要素は従来の高レベルプログラミング言 語においては整数として定義され、通常は１つ１つの記憶語によシ実現される。

言語定義では、整数は、通常、インプリメンテーション従属値範囲を有すると定 義される。たとえば、３２ビット語長のコンピュータにおいては、値範囲は−２ ，１４７，４８３，６４８から＋２．１４７．４８３．６４７となり、第２図の 表現Ｂによシ値が表示されるものとすれば、３２ビット語長のコンピュータにお ける値範囲は−３２７６８から＋３２７６７となると考えられる。プログラマは 整数については無限の値範囲を仮定するので、この場合は桁上げフラグユーティ リティは全く使用されない。しかしながら、値範囲を越える可能性は依然として 存在する。３２ビツトコンピユータで実行されるプログラムが１６ビツトコンピ ユータに移送されなければならず、元のプログラムが１０００００を越える値に ついて実行される場合には、値範囲の超過は重大であるといえよう。この場合、 範囲一３２７６８〜３２７６７の値のみが正しく表示されるので、プログラムは １６ビツトコンピユータにおいて簡単には正しく実行されない。

論理データ要素が明確に限定される値範囲からの値をとるとき、データ要素は常 に記憶語により又は記憶語の一部によシ実現されるので、全論理値範囲は物理的 に実現される。従って、論理値範囲−１０００１０から１０００００をもつデー タ要素は３２ビツトコンピユータでは単一の記憶語により実現されるが、１６ビ ツトコンピユータでは２つの連続する記憶語（伝搬桁上げを伴なう）により実現 されると考えられる。これに対し、前述の整数方法においては、２つの場合共、 単一の記憶語が使用される。値範囲が明確に指定されていれば、対応する可搬性 の問題は起こらない。しかしながら、１つの記憶語の物理的に利用可能な全種範 囲が完全に利用されないときに、別の問題が起こる。このことを以下に述べる： データ要素Ｘは第２図の表現Ａに対応して論理値範囲Ｏ〜１５を指定されたもの と仮定する。さらに、データ記憶装置の語長Ｎは４ビツトであると仮定する。こ こで、高水準言語ステートメント：Ｘ：Ｘ＋１ に対応する演算が対応するコンピュータにより実行されるとすれば、これは単一 の機械語命令：ＡＤＤＸ、１ により実行される。

第３図に従った演算を仮定すると、この命令の実行の考えられる結果は下記の表 により示される。

このように、値範囲は周期的に繰返され、桁上げは値範囲を越えたことを指示す ることがわかる。

ここで、第２のデータ要素Ｙは論理値範囲０〜９を指定されるものと仮定する。

このデータ要素の物理的実現にも４ビツトが必要である。すなわち、Ｙの物理的 実現はデータ要素Ｘの物理的実現と区別できない。ここで、高水準言語ステート メント：Ｙ：Ｙ＋１ に対応する演算が実行されると、論理的には結果は次のようになると予測される ： Ｙビフォー　Ｙアフターｉキャリイ　□しかしながら、演算ＡＤＤＹ、１が同様 の機械語命令によシ実行されるとすれば、結果は次のようになると考えられる： ＡＬＵ単独で実行される演算は所望の結果を提供しないことは直ちに明らかであ ろう。実際には、単一の命令により所望の結果を得ることはできない。単一の命 令ではなく、一連の命令から構成されるプログラムが要求される。たとえば： ＡＤＤＹ、１：Ｙの内容に１ｔ−加算 ＣＰ　１０　；　１０と比較 ＪＬ　ＲＥＳＵＬＴ　：、　１０より小さければＲＥＳＵＬＴへ飛越す、そうで なければ： ５ＵＢＹ、１０；Ｙから１０を減算 ＳＣＦ　；桁上げフラグをセット 結　果： 上述の一連の機械語命令により、１の加算後も、値は確実に所望の値範囲Ｏ〜９ の中にあシ、さらに、桁上げフラグは値範囲を越えたときに確実にセットされる 。その結果、加算ごとに少なくとも３つの機械語命令、すなわち加算命令、比較 命令及び飛越し。

命令が実行されなければならないので、記憶装置と実行時間オーバーヘッドの双 方を伴なう。

この状況は、Ｏ又は２の累乗から始まらない値範囲に対してはさらに複雑になる 。たとえば、値範囲１〜１２で日時を指示するためにデータ要素Ｈが使用される 場合、高水準言語ステートメント二Ｈ：Ｈ＋１ は次のように実行されなければならない：しかしながら、この結果を得るために は、次の機械語命令シーケンスが実行されなければならない：ＡＤＤＨ，１：Ｈ の内容に１を加算 ＣＰ　１３　：　１３と比較 ＪＬ　ＲＥＳＵＬＴ　：　１３より小さければＲＥＳＵＬＴへ飛越し、そうでな ければ： ５ＵＢＨ，１２；Ｉ（から１２を減算 ｓｃｖ　”、桁上げフラグをセット ＲＥＳＵＬＴ　： すなわち、前述のと同じ種類の命令シーク、ンスが実行されなければならない。

さらに、Ｈの値が一般式：％式％ の結果として計算される場合には、この式（ＥＸＰＲ）はどのような種類の計算 を含んでいても良く、その結果得られる式の値は記憶される前に既存の値範囲に 変換されなければならない、　ＥＸＰＨの計算値が一時的にデータレジスタＤＲ に保持されると仮定すれば、この変換は以下の命令シーケンスによシ実行するこ とができる； ＳＵＢ　ＤＲ，１；　ＤＲから１を減算Ｌｌ　：５ＵＢＤＲ，１２：ＤＲから１ ２を減算ＪＧＥＬＩ：）ＯであればＬｌよシ繰返しＬ２　：ＡＤＤＤＲ，１２： 　ＤＲに１２を加算ＪＬＬ２：（ＯならばＬ２よυ繰返し ＡＤＤ　ＤＲ，１：　ＤＲに１を加算 ＬＤ　！（、ＤＲ；　ＤＲをＨに記憶 この場合、特に全ての高水準言語ステートメントが全範囲検査を伴なって変換さ れる場合には、オーバーヘッドは全く実行可能になる。オーバーヘッドを低く保 ち且つプログラム変換を簡単にするために、通常は、自動範囲検査を絶対に実行 しなければならないわけではない。したがって、そのような範囲検査が実行され ないとシステムに致命的でちると考えちれるあらゆる場合に適切で明確な範囲検 査を組込むのはプログラマ−の責任である。しかしながら、その結果、データ要 素に範囲外の値が割当てられ、それによシ偶発的な故障を発生する可能性は依然 として存在する。

本発明によるシステムにおいては、範囲検査及び範囲変換は、プログラマ−がこ れを明確に指定する必要なく、また、グログラマーが範囲検査及び範囲変換を忘 れるおそれもなく、自動的に実行される。

これによりコード発生は簡単になり、プログラムに必要とされる記憶装置は縮小 され、同時に、実行の速度はアップされる。さらに、データ要素はそのデータ要 素に関して範囲外である値をとることが全くないので、ソフトウェア保全性は向 上される。

記述 第４図を参照して本発明の詳細な説明する。

第４図は本発明の一般原理を示す。本発明によるマスク制御装置（ＭＣＵ）は、 第１図に示される種類のもので良い主記憶装置ＭとＣＰＵとの間に配置され、Ｃ ＰＵからのアドレスバス及びデータバス（ＡＢＵＳ　及ヒＤＢＵＳ）はＭＣＵに 接続され、ＭＣＵは２次アドレスバス及び２次データバス（ＡＢＵＳ　２及びＤ ＢＵＳ　２）を介して主記憶装置Ｍに接続される。ＣＰＵからの読出し及び書込 みのための制御信号Ｒ及びＷはＭＣＵに接続される。ＭＣＵは、主記憶装置に対 する実際の読出し及び書込みのときに、独自の２次読出し信号及び２次書込み信 号（Ｒ２及びＷ２）を発生する。ＭＣＵはさらに公知の構成の割込み線（ＩＮＴ ）を介してＣＰＵに接続される。

ＭＣＵは、ＣＰＵによシアドレスパス（ＡＤＨＵＳ）に発生される仮想アドレス をＭＣＵにより２次アドレスバス（ＡＢＵＳ２）を介して主記憶装置Ｍに発生さ れる実アドレスに変換するためのデータディスクリブタテーブル（ＤＴ）の非形 式記憶装置を含む。データディスクリツクテーブルはアドレス可能なデータ要素 ごと、すなわち主記憶装置Ｍの構造ごとに１つのエントリを含み、実際のエント リはアドレスデコーダＡＤＥＣＩによシ指示される。第４図に示されるように、 各エントリは３つの部分、すなわちＡＤＤＲ部、ＬＬ部及びＮＯＶ部を含む。Ａ ＤＤＲ部は仮想アドレス／実アドレス変換に関与する。この変換の厘埋自体は知 られておシ、本発明の主題ではない。

ディスクリブタエントリのＬＬ部は、そのエントリと関連する対応するデータ要 素がとると思われる最も低い値を含む。ＮＯＶ部は、対応するデータ要素がとる と思われる値の数を含む。値範囲１〜１２の時間カウンタＨによる我々の以前の 例においては、ＬＬｇ　＝　１及びＮ０ＶＢ　＝　１２である。これらの要素の 使用について以下にさらに説明する。

ＭＣＵは３つの演算回路、加算器（第４図に■により示される）、減算器（第４ 図に○により示される）及びモジューロ抽出器（第４図にＭｏｄにより示される ）をさらに含む。

第４図に示される本発明の実施例によれば、情報は第２＠の表現Ａに対応する符 号なし絶対表示で記憶装置に記憶され、１つのデータ要素の論理的値範囲の最低 値は２進値０により表示される。各データ要素は明確に限定された値範囲を有し 、最低値（ＬＶ）と最高値（ＨＶ）の双方が指定されなければならない。

実際の値範囲は周期的に繰返される。すなわち、たとえば： Ｉ（Ｖ　＋　１　＝　ＬＶ ”ＷのＬＬ部及びＮＯＶ部は、本発明によれば次のようにセットされなければな らないニーＰ！！素 ＬＬｘ　＝　３、　Ｎ（Ｗｘ　＝　５ を有することになり、記憶装置におけるこれらの値の物理的２進表示は次の通り である： ３：０ＯＯ ＣＰＵがあらゆるデータ要素の論理値について動作できるようにするために、記 憶装置に記憶される物理値は、ＣＰＵに転送される前にまずその論理等価値に変 換されなければならない。従って、ＣＰＵがアドレスバス（ＡＢＵＳ）にアドレ スを発生し、読出し信号Ｒを発生すると、ＭＣＵは読出し信号に応答し、従来公 知の方法により記述子表記連環を指示するために初期アドレスをＡＤＥＣ１を介 して復号し、同様に従来公知の方法によシ実アドレスを主記憶装置Ｍに発生し、 同時に２次読出し信号（Ｒ２）を主記憶装置に発生する。データは主記憶装置か ら戻されると、ＭＣＵのＡＤＤＥＲ回路■のための記述項の一方に入力されＡＤ ＤＥＲ回路の他方の記述項はその情報をＡＢＵＳのアドレス情報により指示され る表記連環のＬＬ要素から得る。次にこれら２つの記述項が加算され、結果はデ ータバス（ＤＢＵＳ）を介してＣＰＵへ転送される。記憶装置に記憶される情報 がその物理的値範囲、すなわちＯ〜（ＮＯＶ−１）の中にあれば、この簡単な加 算によりＣＰＵかも見た情報の論理的有効性は確保される。

ＣＰＵが主記憶装置に値を記憶すると、データ要素の仮想アドレスはアドレスバ ス（ＡＢＵＳ）に発生され、書込み信号（Ｗ）はＭＣＵに供給される。ＭＣＵは 読出し動作の場合と同様に仮想アドレスを対応する実主記憶装置アドレスに変換 し、このアドレスを二次アドレスバス（ＡＢＵＳ　２）に発生する。しかしなが ら、この場合には二次書込みはまだ発生されない。ＣＰＵからデータバス（ＤＢ ＵＳ　）を介して得られるデータはＭＣＵの減算器回路θの入力として使用され 、他方の入力は指示される記述子表記連環のＬＬ要素から得られる。

そこで減算の結果は正規化値となる。しかしながら、値が指定される値範囲の中 に実際にあるという保証はない。記憶装置に最終的に記憶される値が実際に値範 囲の中にあるように保証するために、減算の結果はモジューロ抽出器回路（Ｍｏ ｄ）の入力として使用され、指示されるディスクリブタテーブルエントリのＮＯ Ｖ記述項連環方の入力として使用され、モジューロ抽出器の実際の結果は最終的 に記憶装置に記憶される（この時点で、牒は主記憶装置ＭにＷ２信号を発生する ）。モジューロ抽出は実際のモノユーロによる除算と同等であり、その結果はこ の除算による余りである。従って、ＬＬｘ　＝　３、Ｎ０ＶＸ　＝　５のとき、 論理値７の記憶は次のような結果となるであるう　： （１）減算：　７−　ＬＬＸ　＝　７−３　＝　４（２）モジューロ抽出：　４ 　ｍａｄ　Ｎ０Ｖｘ　＝４　ｍｏｄ　５＝４、すなわち記憶される実際の２進値 は１００になるであろう。

論理値９（範囲外）の記憶は次のような結果となるであろう： （１）減算：　９−　ＬＬＸ　＝　９−３　＝　６（２）モジューロ抽出＝　６ 　ｍｏｄ　Ｎ０ＶＸ　＝　６　ｍａｄ　５　＝６１５の余り＝１ モジューロ抽出により、範囲内の全ての値は商０を生じる。逆に、範囲外のあら ゆる値の商はゼロにならない。本発明によれば、この事実はモジューロ抽出器回 路（Ｍｏｄ）においてＣＰＵに割込み信号（ＩＮＴ）を発生するために利用され 、この割込み信号は割込みルーチンを開始するために使用され、割込みルーチン の唯一のタスクはＣＰＵの桁上げフラグをセットすることである。

データがＣＰＵからＭＣＵを介して主記憶装置Ｍに転送されると、記憶される値 が常に範囲内の値であるように自動範囲変換が常に得られる。主記憶装置をアク セスする他の手段が存在せず且つ擬似データ誤りの検出又は阻止のための適切な 手段をさらに利用することができるならば、記憶される値は重ね書きされるまで 範囲内にとどまる。このために、主記憶装置ＭからＣＰＵに至るデータ経路に必 要な加算器は唯一つで良い。記憶装置の機密保護を保証できない場合でも、記憶 装置ＭとＭＣＵの加算器回路との間のデータ経路に第２のモノユーロ抽出器回路 を挿入するか、あるいは既存のモノユーロ抽出器回路金使用し、その出力端子を 加算器回路に接続することにより、範囲内データ安全確保を依然として保証する ことができる。しかしながら、これらは基本概念の変形であるにすぎない。

基本概念のその他の変形は、適切なアルゴリズムにより同じ又は同等の結果を達 成するために最低値（ＬＵ）及び最高値（Ｉ（Ｖ）ｔデータ記述子表で直接使用 するか又は最高値があらかじめ限定された絶対２進組合せ（たとえばＯ）に対応 すると考えられる最高値（ＭＶ）及び値の数Ｎ０Ｖｔ−使用することでおる。

この場合、第４図の加算器回路と減算器回路とを単に交換すればよい。別の変形 例は第２図のＢ又はＣのような他の表現を使用し、相応して演算回路を変更する ものである。このような変形は全て基本概念に含まれると考えられる。

本発明によるＭＣＵをＣＰＵと主記憶装置Ｍとの間に挿入した場合、あらゆる演 算動作はプログラマ−により簡単に指定されると同じように、ＣＰＵにより簡単 に実行される。従って、下記の命令シーケンス：ＡＤＤＨ，１： Ｐ１３ ＪＬ　ＲＥＳＵＬＴ　； ５ＵＢ）（，１２； ＳＣＦ　・ 結　果； このシーケンスは本発明によるＭＣＵ　ｔ−もたないシステムにおいて値範囲１ 〜１２ｔ−有する時間カウンタで演算）１：＝Ｈ＋１を実行するために利用され るものであるが、 ＭＭ′Ｕヲ有するシステムにおける単一の命令：ＡＤＤＨ，１； で置換えられることができる。

同様に、命令シーケンス： ５ＵＢＤＲ，１： Ｌｌ　：　５ＵＢＤＲ，１２； ＪＧＥＬＩ　’ Ｌ２　：ＡＤＤＤＲ１１２； ＪＬＬ２’ ＡＤＤＤＲ，１； ＬＤＨ，ＤＲ； は本発明により単一の命令： ＬＤＨＸ　ＤＲ； で置換えられることができる。

従って、本発明によるＭＣＵの利用によ）プログラムに必要とされる記憶スペー スと、対応する実行時間の丞方が著しく減少されることは明らかである。

さらに、ＭＣＵの使用によシ高水準言語プログラムからの機械語命令の発生は簡 単になるので、高水準言語によりコード化されたグログラムからの有効コードの 発生に対する現在の障害の１つは取除かれる。

ＭＣＵは、また、記憶される範囲外値が物理的に不可能になることによシシステ ム保全性を直接向上させろ。最後に、ＭＣＵなどのようなＣＰＵとでも、たとえ “ば市販のどのようなマイクロプロセッサとでも組合わせて使用され得ることが 想起されるべきであるが、その理由はＣＰＵのノ・−ドウエア変更の必要がない からである。

／２り／ ／２タク。

国際調査報告 ＡＮＮＥＸ　Ｔｏ　ＴＢｘ：　！ＮＴＥＲＮＡτ！０ＮＡＬ　ＳＥ入λＣＥＩＲ ＥアＯＲτＯＮ

Claims (6)

【特許請求の範囲】
1. １．中央処理装置と、情報を２進形態で記憶する主記憶装置と、自身の内部記憶 装置から情報を読出すことにより個別的、選択的な範囲検査及び範囲変換を実行 するマスタ制御装置とを有し、マスタ制御装置の内部記憶装置は個別的にアクセ ス可能な、主記憶装置のそれぞれのデータ要素に対して１つのテーブルエントリ を有するデータディスクリプタテーブルを含み、各ディスクリブションテーブル エントリの２つの要素は範囲検査と、範囲変換の目的のために割当てられ、それ らの要素の一方により、１つのデータディスクリプタテーブルエントリと関連す る主記憶装置の１つのデータ要素の値範囲の極限の一方を決定することができ、 第２の要素により、関連するデータ要素の値範囲の中の値の数を決定することが でき、主記憶装置に至るデータ経路に挿入され、主記憶装置に対する情報の読出 し又は書込みのためにそれぞれ利用される一連の演算回路をさらに含み、それに より、演算回路は主記憶装置と、データ要素に対するデータディスクリプタテー ブルエントリとから入力を受取り、主記憶装置からの情報の読出しにより中央処 理装置に出力を供給すると共に、中央処理装置と、そのデータ要素に対するデー タディスクリプタテーブルエントリとから入力を受取り、主記憶装置に対応する 出力を供給し、マスタ制御装置は、範囲外の値が検出された場合に中央処理装置 に割込み信号を発生する手段を有するコンピュータシステム。
2. ２．範囲検査及び範囲変換の目的のための１つの特定のデータ要素に対する記述 子表記述項の２つの要素は関連するデータ要素の最低値と、値範囲の中の値の数 とを指定し、主記憶装置から中央処理装置（ＣＰＵ）に至るデータ経路の演算回 路は主記憶装置自体と同数のビットを有する加算回路から構成され、加算回路は 主記憶装置と、値範囲の最低値を含む記述子表記述項要素とから入力を受取り、 ＣＰＵから主記憶装置へのデータ経路における演算回路が減算回路により構成さ れる場合には、出力をＣＰＵのデータバスに直接供給し、それにより、減算回路 はＣＰＵのデータバスと、値範囲の最低値を含むディスクリプタテーブルエント リ要素とから入力を受取り、出力をモジューロ描出回路のデータ入力端子に直接 供給し、この回路のモジューロ入力は値範囲の中の値の数を含むディスクリプタ テーブルエントリ要素から得られる請求の範囲第１項記載のコンピュータシステ ム。
3. ３．範囲検査及び範囲変換の目的のための１つの特定のデータ要素に対するディ スクリプタテーブルエントリの２つの要素は関達するデータ要素の最高値と、値 範囲の中の値の数とを指定し、記憶装置からＣＰＵに至るデータ経路の演算回路 は主記憶装置自体と同数のビットを有する減算回路から構成され、減算回路は主 記憶装置と、値範囲の最高値を含む記述子表記述項要素とから入力を受取り、Ｃ ＰＵおよびＣＰＵから主記憶装置へのデータ経路における演算回路が加算回路に より構成される場合には、出力をＣＰＵのデータバスに直接供給し、加算回路は ＣＰＵのデータバスと、値範囲の最低値を含むディスクリプタテーブルエントリ 要素とから入力を受取り、出力をモジューロ抽出回路のデータ入力端子に直接供 給し、この回路のモジューロ入力は関連するデータ要素の値範囲の中の値の数を 含むディスクリプタテーブルエントリ要素から得られ、モジューロ抽出回路のデ ータ出力端子は主記憶装置に接続され、モジューロ抽出端子の桁あふれ標識出力 端子はＣＰＵの割込み線に接続される請求の範囲第１項記載のコンピュータシス テム。
4. ４．主記憶装置からＣＰＵに至るデータ経路の演算回路は加算回路又は減算回路 の他にモジューロ抽出回路を含み、加算回路又は減算回路の出力端子はモジュー ロ抽出回路のデータ入力端子に接続され、モジューロ抽出回路のモジューロ入力 は関連するデータ要素の値範囲の中の値の数を含むディスクリプタテーブルエン トリ要素から得られ、モジューロ抽出回路の出力端子はＣＰＵのデータバスに接 続され、モジューロ抽出回路の桁あふれ標識出力端子はＣＰＵの、ＣＰＵから主 記憶装置に至るデータ経路のモジューロ抽出回路と同じ又は異なる割込み線に接 続される請求の範囲第２項又は第３項記載のコンピュータシステム。
5. ５．両方向の範囲検査及び範囲変換のために単一の共通ダートモジューロ抽出回 路が使用される請求の範囲第４項記載のコンピュータシステム。
6. ６．主制御装置の演算回路は中央処理装置の演算論理装置と一体に形成される請 求の範囲第１〜第５項のいずれかに記載のコンピュータシステム。