JPS61502437A - 周波数制御発振器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 周波数制御発振器 本発明は周波数制御発振器に関し、特に、限定はされないが、電圧制御発振器（ ＶＣＯ）に関する。本発明は集積回路形式につくられるｖＣＯに特に適用される 。

ｖＣＯの発振回路は、印加電圧に依存した発振周波数を有する。このｖＣＯを所 望の特定周波数に正確に同調させ、且つこの所望の周波数を発振回路の動作時に 維持するために、従来は外部回路からの基準周波数を基準にしていた（例えば外 部水晶振動子から抽出される）。

しかしながら、ｖＣＯが集積回路内部に設けられるべき所では、集積回路外から このような基準周波数を得ようとすると、集積回路のビンが１つ余分に必要にな る。勿論、集積回路で得られるビンの個数は厳密に制限され、従ってオンチップ ｖＣＯを同調させる外部基準周波数用に１つのビンを用いると入出力機能が低下 し、集積回路内の全ての部分で回路設計に妥協が必要となる。

本発明は、上記欠点を克服或いは少なくとも緩和する集積回路としての製造に適 した周波数制御発振器を与えることを目的とする。

本発明の第１の側面によれば、集積回路形態での製造に適した周波数制御発振器 は、 少なくとも１つの１次周波数制御発振器と、２次周波数制御発振器とからなシ、 この２次周波数制御発振器は、 周波数制御可能発振回路と、周波数制御可能発振器の発振周波数のパルスを周期 的に計数するように配置され、更にこの計数値が所定値以下の場合に第１出力信 号を発生し、計数値が所定値以上の時第２出力信号を発生するカウンタ手段と、 このカウンタ手段の出力信号に依存してバイアス制御信号を与えて２次電圧制御 発振器と１次周波数制御発振器或いは各々の１次周波数制御発振器の両者の発振 周波数を同調させる制御走査と、から成る。

本発明の特定の実施例によると、上記制御手段は、このカウンタ手段の第１出力 信号だけ減分されるように構成され、カウンタ手段の第２出力信号だけ増分され るように構成されたアップ・ダウンカウンタと、このアップ・ダウンカウンタの 計数値を表わす制御信号を発生するＤ−Ａ変換手段と、からなる。

上記所定値は好ましくは複数の所定値の間で変更可能である。

本発明の第２側面によれば、集積回路形式として製造されるための周波数制御発 振器は、 周波数制御可能発振回路と、 周波数制御可能発振回路の出力が不用な時第１モードで上記出力をサンプリング し、また計数値が所定値以下の場合の第１出力信号と計数値が所定値以上の場合 の第２出力信号とを発生するように構成されたカウンタ手段と、 このカウンタ手段の出力信号に従ってバイアス制御信号を発生して周波数制御発 振器の発振周波数を同調させる制御手段とからなる。

本発明の第２側面によると、かかる周波数制御発振器は、この発振器がその出力 を発生して周期的にのみ、例えばテレビジョン受像機の時間軸信号を発生させる 際のＶＣＯとして付加的な回路ｔ−駆動する必要がある用途Ｋ特に適したもので ある。

本発明による２つの電圧制御発振器は、その実施例として添付図面を参照するこ とにより以下に説明する。

第１図は、第１電圧制御発振システムの概略ブロック図を示し、 第２図は、第２電圧制御発振器の概略ブロック図を示す。

第１図に示したように、テレビジョン受像機に用いられる集積回路の水平時間軸 部分は１次発振器ｉｏｏと２００、および２次発振器３００を有する。

上記発振器１００は制御人力１１２と１１４、および出力１１６を有する電圧制 御可能発振回路１１０を備える。出力１１６はデコーダ１３０の入力および除算 器１２０の入力に接続される。デコーダ１３０は、除算器１２０から並列に、６ ビツトワードを受け且つデコーダ１３００Å力１３２に出力可能信号が印加され る時接続点１４０に出力信号・を発生するように接続される。ＶＣＯはまた接続 点１６０に接続された第１人力と排他的論理和ゲート１７０の出力に接続された 第２人力とを有した位相検出器１５０を備える。この位相検出器１５０の出力は 電圧制御可能発振回路１１０の入力１１４に直結され、且つ乗算器１８０の１方 の入力に接続される。

上記１次発振器２００は制御人力２１２と２１４、および出力２１６を有する電 圧制御可能発振回路２１０を備える。

この出力２１６は除算器２２０の入力およびデコーダ２３０の入力に接続される 。デコーダ２３０は除算器２２０から並列に６ビツトワードを受け、且つ出力信 号を発生するように接続される。このＶ　ＣＯ２００はまた、接続点（ｎｏｄｅ 　）　２６０に接続された第１人力とデコーダ２３０の出力に接続された第２人 力とを有する位相検出器ＺＳＯを備える。この位相検出器２５０の出力は電圧制 御可能発振回路２１０の入力２１４に接続される。Ｖ　ＣＯ２００はまた、接続 点２６０に接続された第１人力とデコーダ２３０の出力に接続された第２人力と を有する一致検出器２８０を備える。この一致検出器２８０の出力は制御用マイ クロプロセッサ（回路）に接続される。デコーダ２３０の出力はまた排他的論理 和ゲート１７ｏの一方の入力に接続され、このゲートの他方の入力は上記制御用 マイクロプロセッサ（回路）により供給される。上記一致検出器の出力はまたコ ンデンサ２９０を介して接地され、抵抗器２９２とコンデンサ２９４を介して接 地され、更に抵抗器２９６．コンデンサ２９８．および上記マイクロプロセッサ （回路）により制御されるスイッチ２９９を介して接地される。

上記発振器３００は、制御人力３１２と３１４、および出力３１６を有した電圧 制御可能発振回路３１０を備える。

上記制御人力３１４は抵抗器３１６　、３１７により構成され、且つ電源電圧■ ８が供給されるポテンシャルデイバイダに接続される。上記出力３１ＧはＤ形り リップ・フロップ３３０の信号入力に接続された出力を有する除算器３２００Å 力に接続される。クリップ°フロップの出力はリセット周波数Ｆｒ５ｆに接続さ れ、この周波数はフリップ・フロップ３３０のクロック入力に印加される。

カウンタ・徐算器構成３４０はアップ・ダウンカウンタ３５０に接続された２つ の出力を有する。このカウンタ３６０の計数値は並列６ビツトワードとしてＤ− Ａ変換器３６０に印加される。このＤ−Ａ変換器の出力は電圧制御可能発振回路 ３１０の入力３１２に印加され、更に以下に説明するように、電圧制御可能発振 回路２１０と１１０の入力２１２と１１２にそれぞれ印加される。

本回路の動作時には、フライバック信号が接続点１６０に印加され、また水平同 期信号が接続点２６０に印加される。電圧制御可能発振回路２１０と１１０は各 々Ｉ　ＭＨｚの公称出力周波数を発生し、また除算器２２０と１２０は各々藺の 除算を行うように配置される。デコーダ２３０の出力で得られる信号は水平周波 数信号である。この信号の、接続点２６０で印加された水平同期パルスとの一致 は一致検出器２８０で検出され、マイクロプロセッサに信号現示される。位相検 出器２５０は接続点２６０で印加された水平同期パルスの位相をデコーダ２３０ から得られた水平周波数と比較し、更に適切な制御信号を電圧制御可能発振回路 ２１０の入力２１４に印加する。この位相検出器２５０はまた、その利得と垂直 抑止を制御するためにマイクロプロセッサから付加的な入力を受信する。

デコーダ２３０から得られた水平周波数信号は排他的論理和ゲート１７０の一方 の入力に印加され、その他方の入力はマイクロプロセッサから与えられる。排他 的論理和ゲート１７０の（支）力は、デコーダ２３０の出力で得られた水平周波 数信号の１８００位相シフトされたものであり、位相検出器１５０に印加される 。この位相検出器１５０は印加された位相シフト水平周波数信号の位相を接続点 １６０で印加されたフライバック信号の位相と比較し、更に電圧制御可能発振回 路１１０の入力１１４に印加される適切な制御電圧を発生する。デコーダ１３０ は、その人力１３２で使用可能にされると、接続点１４０に生じた水平駆動信号 を発生する。

ビデオカセットレコーダを用いて最適動作させる場合、本回路の感度は変更を要 することが認められる。

これは、スイッチ２９９を閉成し、従って抵抗器２９６とコンデンサ２９８を回 路に取込むマイクロプロセッサにより行われる。

電圧制御可能発根器３１０は、電圧制御可能発振器２１０と１１０と同様に、周 波数Ｉ　ＭＨｙ、の出力信号を発生する。

除算器３２０は、この周波数を１６だけ低倍し、この低倍周波数はフリップ・フ ロップ３１３により用いられ、カウンタ／除算器３４０をリセットする。このカ ウンタ／除算器３４０をクロックするために用いられるオンチップ基準周波数は ４．４ＭＨｚを４で低倍した、即ち１．１ＭＨｚ　が都合が良い。各々のリセッ トの後、カウンタ・除算器３４０は計数を開始し、また次のリセット時に所定の 計数値が得られるとアップ出力に出力信号が発生される。逆に、次のリセット時 に、所定の計数値が得られない時は、ダウン出力信号がダウン出力に生成される 。このようにして、カウンタ／除算器３４０のリセット毎にアップ・ダウンカウ ンタ３５０は、（１）カウンタ／除算器３４０によりアップ出力信号が発生され た場合にカウントアツプするか、または（２）カウンタ／除算器３４０によりダ ウン出力信号が発生された場合にカウントダウンするか、または（３）カウンタ ／除算器３４０により出力信号が得られなかった場合にその計数値を同じ値に維 持する。

アップ・ダウンカウンタ３５０の計数値は、電圧制御可能発振器３１０の入力３ １２に印加されてその出力を所望の周波数に同調させるバイアス電圧にＤ−Ａ変 換器３６０により変換される。電圧制御可能発振器２１０と】、１０の入力２１ ２と１１２に同じバイアス制御電圧が印加されてそれ等の出力を所望の周波数に 調整する０このようにして、接続点１４０で水平駆動信号を発生させるために用 いられる１次ＶＣ・ｏＢ′２００と１００は２次Ｖ　ＣＯ３００を与えてバイア ス制御電圧を発生することによシ共に同調される。以上から明らかなように、バ イアス制御電圧は外部基準周波数を用いずにオンチップで発生され、従って集積 回路のビンを用いなくてもよい。実際に、上記発振器構成によると、これ等の発 振器は、±３０％まで正確なオンチップＲＣ時定数で±３％まで正確な７リ一ラ ンニング周波数を維持することができる。

各種テレビジョンシステムの水平時間軸で要求される周波数の間で発振周波数を 可変にするために、カウンタ／除算器により保持されてこの回路がアップ信号を 発生するかまたはタ°ウン信号を発生するかを決定する所定値が種々の所定値の 間で変更可能になる（マイクロプロセッサ制御の下で）ことがわかる。

ここで第２図を参照すると、テレビジョン受像機に用いられる第２集積回路の水 平時間軸部分は単一電圧制御発振器４００を備える。このＶ　ＣＯ４００は入力 ４１２と４１４、および出力４１６を有する電圧制御可能発振回路４１０を備え る。この出力４１６は乗算器４３０の一方の入力に接続された出力を持つ除算器 ４２００Å力に接続される。乗算器の他の入力は論理積ゲート４３１の出力に接 続され、その入力の一方は接続点４６０に接続される。乗算器４３０の出力はス イッチ４３２を介して電圧制御可能発振回路４１０の入力４１４に印加される。

上記スイッチ４３２は電圧除算器４３３　、４３４を通して乗算器４３０の出力 と電源電圧ｖ３の間で入力４１４の接続を切換える。乗算器４３０の出力はまた コンデンサ４３５を介して接地され、且つ抵抗器４３６とコンデンサ４３７を介 して接地される。

除算器４２０の出力はまた論理積ゲート４３８の一方の入力に接続され、その出 力は除算器／カウンタ４４０の入力に接続される。この除算器／カウンタ４４０ は、第１図の既に記載した時間軸回路と同様に、オンチップ基準周波数ＦＲＥＦ によりクロックされる。除算器・カウンタ４４０はアップ・ダウンカウンタ４５ ０に接続された２つの出力を有する。このアップ・ダウンカウンタ４５０の計数 値はＤ−Ａ変換器４７０の入力に並列６ビツトワードとして接続される。このＤ −Ａ変換器４７０の出力は電圧制御可能発振回路４１００入力４１２に接続され る。

除算器／カウンタ４４０の２つの出力はまた論理和ゲ−）　４７１の２つの入力 に接続され、その出力は論理積ゲート４７２の一方の入力に接続される。論理積 ゲート４７２の出力は論理和ゲート４７３の一方の入力に接続され、その出力は ２つのフリップ・７０ツブ４７４　、４７５のリセット入力に接続される。この フリップ゛フロップ４７４の非反転出力はスリップ・７０ツブ４７５の入力に接 続され、またクリップ・７０ツブ４７５の反転出力は論理和ゲート４７６の一方 の入力に接続される。フリップ°フロップ４７５０反転出力はまメ論理積ゲート ４７２の入力に、更に論理和ゲート４７７の一方の入力に接続される。スリップ °フロップ４７５０反転出力はまた論理積ゲート４７８の一方の入力に接続され 、その出力はフリップ・フロップ４７４の入力に接続される。論理積ゲート４７ ８の他の入力は論理積ゲート４３８の出力に接続される。論理和ゲート４７７の 出力は論理積ゲート４３８の入力に、更に論理積ゲー）　４３１の入力に接続さ れる。

論理和ゲート４７７の入力は接続点４８０に接続される。

論理和ゲート４７６の入力は接続点４９０に接続される。

第２図の時間軸回路は、動作時は、第１図の時間軸回路と同様に動作し、従って 以下の説明ではその動作時の差異だけに限定する。

水平同期信号が接続点４６０で印加され、また入力４１４がコンデンサ４３５に 接続されると、ｖＣＯのループ４１０゜４２０　、４３０が動作して、第１図の 既に記載した時間軸発生器と同様に、除算器艶の出力に水平周波数を発生する。

スイッチ４３２がこの位置にあると、ｖＣＯの同調はｖＣＯループ４１０　、４ ２０　、４３０　ｉＣより全体として行われる。

しかしながら、水平時間軸信号が用いられない映像７レームの部分においては、 接続点４８０に印加されたフレーム信号は論理積ゲート４３８の使用を可能にし 、従ってカウンタ４４０の計数動作を惹起する。カウンタ・除算器４４０はアッ プおよびダウン出力を発生し、これ等の出力はアップ・ダウンカウンタ４５０を 駆動し、またＤ−＾変換器４７０はバイアス制御電圧を発生し、この電圧は入力 ４１２に印加されて、第１図の時間軸発生器と同様に、電圧制御可能発振回路４ １０の発振周波数を同調させる。接続点４８０で印加されたフレーム信号が論理 積ゲート４３８を使用不能にすると、カウンタ４４０の計数動作は停止される。

同時に、スイッチ４３２は入力４１４をコンデンサ４３５に接続し、またｖＣＯ ループ４１０．４２０．４３０は上記のように水平周波数を発生する０この水平 周波数信号は接続点４９０で印加された禁止信号により使用禁止される。

本回路が付勢された時ＶＣＯの周波数をその所望値に同調させるために、接続点 ４９１を介してパワ・オン・リセット信号が論理和ゲート４７３に印加されると 、カウンタ／除算器４４０が所定サイクル数に対する「アップ」または「ダウン 」信号を発生しなくなるまで本回路は“同調″モードに保持されるようになる。

第２図の時間軸発生器においては電圧制御可能発振回路４１０の７リ一ランニン グ周波数は、第１図の時間軸発生器と同様に、外部基準周波数を用いなくても同 調されるが、第２図の発生器においては、臨時の”２次″Ｖ’　ＣＯは用いられ ず、このｖＣＯは、その発生周波数が余分の回路の駆動に必要とされない時に同 調される。

へ ＡＮＮＥＸ　Ｔｏ　Ｔ）ｒＥ　ＩＮＴＥＲＮＡＴ工０ＮＡＬ　５ＥＡＪＬＣＨＲ ＥＰＯＲＴ　Ｏ１１１

Claims (9)

【特許請求の範囲】
1. （１）集積回路形式での製造に供される周波数制御発振装置であつて、該発振装 置は、 少なくとも１つの１次周波数制御発振器と、２次周波数制御発振器とからなり、 該２次周波数制御発振器は、 周波数制御可能発振回路と、周波数制御可能発振器の発振周波数のパルスを周期 的に計数はするように配置され、且つ、該計数値が所定値以下の時第１出力信号 を発生し、該計数値が所定値以上の時２次出力信号を発生するカウンタ手段と、 該カウンタ手段の出力信号に依存してパイアス制御信号を与え、２次電圧制御発 振器と１次周波数制御発振器、または各１次周波数制御発振器の両者の発振周波 数を同調させる制御手段とからなる周波数制御発振装置。
2. （２）集積回路形態での製造に供される周波数制御発振装置であつて、該発振装 置は、 周波数制御可能発振回路と、 周波数制御可能発振回路の出力が不要な時第１モードで前記出力をサンプリング し、該サンプル化出力信号のパルスを周期的に計数し、更に該計数値が所定値以 下の時第１出力信号を発生し且つ該計数値が所定値以上の時第２出力信号を発生 するように構成されたカウンタ手段と、 該カウンタ手段の出力信号に依存してバイアス制御信号を発生する制御手段とか らなる周波数制御発振装置。
3. （３）前記制御手段は、 前記カウンタ手段の第１出力信号により減分されるように、且つ前記カウンタ手 段の第２出力信号により増分されるように構成されたアップ・ダウンカウンタと 、該アツプ・ダウンカウンタの計数値を表わす制御信号を発生して周波数制御発 振器の発振周波数を同調させるＤ−Ａ変換手段とからなる請求の範囲第１項或い は２項に記載の周波数制御発振装置。
4. （４）前記カウンタ手段は、基準周波数のパルスを計数し且つ定期的にリセット されるように配列されてなる請求の範囲第１項および２項または３項に記載の周 波数制御発振装置。
5. （５）前記カウンタ手段が所定時間の間に出力信号を発生できなかつた時第１モ ードで周波数制御発振装置を維持するパワ・オンリセット手段から更になる請求 の範囲第２項に記載の周波数制御発振装置。
6. （６）前記所定値は、複数の所定周波数の間で発振装置を同調させるように、複 数個の所定値の間で変更自在である先行する請求の範囲のいずれかに記載の周波 数制御発振装置。
7. （７）前記周波数制御発振器は電圧制御発振器であり、且つ前記バイアス制御信 号は電圧信号である先行する請求の範囲のいずれかに記載の周波数制御発振装置 。
8. （８）先行する請求の範囲に記載された周波数制御発振装置を取り入れた集積回 路装置。
9. （９）請求の範囲第１項から７項のいずれか１つに記載の周波数制御発振装置を 具えたテレビジョン時間軸発生回路。