JPS6150412B2 - - Google Patents
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- Publication number
- JPS6150412B2 JPS6150412B2 JP53131963A JP13196378A JPS6150412B2 JP S6150412 B2 JPS6150412 B2 JP S6150412B2 JP 53131963 A JP53131963 A JP 53131963A JP 13196378 A JP13196378 A JP 13196378A JP S6150412 B2 JPS6150412 B2 JP S6150412B2
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- JP
- Japan
- Prior art keywords
- analog
- circuit
- output
- digital converter
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000005070 sampling Methods 0.000 claims description 11
- 238000012544 monitoring process Methods 0.000 claims description 7
- 230000007547 defect Effects 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000003786 synthesis reaction Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000012806 monitoring device Methods 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、電力系統の保護制御システムにおけ
るアナログ―デイジタル変換装置の構成要素の不
良を簡易に、精度高く、速やかに、検出できる装
置に関する。
るアナログ―デイジタル変換装置の構成要素の不
良を簡易に、精度高く、速やかに、検出できる装
置に関する。
電力系統の保護制御を計算機等のデータ処理装
置によつて行うようなシステムにおいては、シス
テムを構成する各要素の個々の信頼性が、システ
ムの運用、データの信頼度に大きく反映するた
め、各構成要素の信頼性や、演算のために入力さ
れるデータが正しいものであるか否かの充分なチ
エツクが必要である。
置によつて行うようなシステムにおいては、シス
テムを構成する各要素の個々の信頼性が、システ
ムの運用、データの信頼度に大きく反映するた
め、各構成要素の信頼性や、演算のために入力さ
れるデータが正しいものであるか否かの充分なチ
エツクが必要である。
計算機を使用したこの種電力系統の保護制御シ
ステムにおいては、送配電線に設置された変成器
などの複数のアナログセンサにて、電気量を検出
し、検出された各アナログ信号を夫々デイジタル
信号に変換して計算機に導入し、保護制御のため
の演算が行われているが、その際において検出さ
れた各アナログ信号を、デイジタル信号に変換出
力する方法としては、例えば、複数のアナログ入
力信号を、夫々フイルタにて濾波した後、サンプ
リングホールド回路にて、或一定時間間隔でサン
プリングし、その瞬時値をホールドさせ、これら
のホールド出力信号をマルチプレクサにて、時分
割出力し、その後段に設置されるアナログ―デイ
ジタル変換器にて、時分割でデイジタル出力信号
を得ている。この様な、多入力のアナログ信号を
デイジタル信号に変換する変換装置において、変
換装置を構成する構成要素の故障に基く、データ
の不良を自動的に監視する手段が採られている。
そして、その監視方法として、従来は、第１図で
示すようなものが提案されている。
ステムにおいては、送配電線に設置された変成器
などの複数のアナログセンサにて、電気量を検出
し、検出された各アナログ信号を夫々デイジタル
信号に変換して計算機に導入し、保護制御のため
の演算が行われているが、その際において検出さ
れた各アナログ信号を、デイジタル信号に変換出
力する方法としては、例えば、複数のアナログ入
力信号を、夫々フイルタにて濾波した後、サンプ
リングホールド回路にて、或一定時間間隔でサン
プリングし、その瞬時値をホールドさせ、これら
のホールド出力信号をマルチプレクサにて、時分
割出力し、その後段に設置されるアナログ―デイ
ジタル変換器にて、時分割でデイジタル出力信号
を得ている。この様な、多入力のアナログ信号を
デイジタル信号に変換する変換装置において、変
換装置を構成する構成要素の故障に基く、データ
の不良を自動的に監視する手段が採られている。
そして、その監視方法として、従来は、第１図で
示すようなものが提案されている。
すなわち、同図において、複数のアナログセン
サ１１，１２……１ｎによつて、検出された各ア
ナログ信号a1，a2……ａoは、夫々例えば能動フ
イルタ回路２１，２２……２ｎを通すことによ
り、ノイズおよびサンプリングによつて折返し誤
差を生ずる周波数成分が除去され、夫々のサンプ
リングホールド回路３１，３２……３ｎに入力さ
れる。１は、パルス発生回路で、この発生回路１
は、クロツクおよび一定周波数のサンプリング周
波数を発生する機能を有し、その出力によつて、
前記サンプリング回路３１，３２……３ｎに入力
されたアナログ信号がサンプリングホールドされ
る。ホールド回路３１，３２……３ｎの各ホール
ド出力信号a11，a12……a1oは、マルチプレクサ回
路２により時分割出力され、アナログ―デイジタ
ル変換器３で、デイジタル量a21，a22……a2oに変
換され、さらに比較回路４を介して、このデイジ
タル量は時分割にて計算機等のデータ処理回路５
に入力されるものである。
サ１１，１２……１ｎによつて、検出された各ア
ナログ信号a1，a2……ａoは、夫々例えば能動フ
イルタ回路２１，２２……２ｎを通すことによ
り、ノイズおよびサンプリングによつて折返し誤
差を生ずる周波数成分が除去され、夫々のサンプ
リングホールド回路３１，３２……３ｎに入力さ
れる。１は、パルス発生回路で、この発生回路１
は、クロツクおよび一定周波数のサンプリング周
波数を発生する機能を有し、その出力によつて、
前記サンプリング回路３１，３２……３ｎに入力
されたアナログ信号がサンプリングホールドされ
る。ホールド回路３１，３２……３ｎの各ホール
ド出力信号a11，a12……a1oは、マルチプレクサ回
路２により時分割出力され、アナログ―デイジタ
ル変換器３で、デイジタル量a21，a22……a2oに変
換され、さらに比較回路４を介して、このデイジ
タル量は時分割にて計算機等のデータ処理回路５
に入力されるものである。
そして、上記のようにデータ処理回路５に入力
されるデータの不良、（即ち、構成要素の不良）
を監視部にて自動監視するために、アナログセン
サ１１，１２……１ｎの各検出出力アナログ信号
a1，a2……ａoを、アナログ演算回路６に夫々導
入して加算し、その値ｂをフイルタ回路７、サン
プリングホールド回路８および上記マルチプレク
サ回路２とアナログ―デイジタル変換器３を通し
て、デイジタル量b1に変換し、加算機能を有する
比較回路４に導入し、この比較回路４にて、先に
入力された上記デイジタル量a21，a22……a2oの総
和Ａと前記デイジタル量b1との差の絶対値｜b1−
Ａ｜を、予め設定した値Ｋと、比較回路４で比較
し設定値Ｋより大きくなれば、アナログ―デイジ
タル変換装置の不良発生と判断する。
されるデータの不良、（即ち、構成要素の不良）
を監視部にて自動監視するために、アナログセン
サ１１，１２……１ｎの各検出出力アナログ信号
a1，a2……ａoを、アナログ演算回路６に夫々導
入して加算し、その値ｂをフイルタ回路７、サン
プリングホールド回路８および上記マルチプレク
サ回路２とアナログ―デイジタル変換器３を通し
て、デイジタル量b1に変換し、加算機能を有する
比較回路４に導入し、この比較回路４にて、先に
入力された上記デイジタル量a21，a22……a2oの総
和Ａと前記デイジタル量b1との差の絶対値｜b1−
Ａ｜を、予め設定した値Ｋと、比較回路４で比較
し設定値Ｋより大きくなれば、アナログ―デイジ
タル変換装置の不良発生と判断する。
上記のアナログ演算回路６は、一般に第１図Ａ
に示すように通常使用されている不平衡型の演算
増巾器を用いた加算器で構成されている。
に示すように通常使用されている不平衡型の演算
増巾器を用いた加算器で構成されている。
上述した従来の監視方式では、第１図Ａに示す
ような不平衡型の演算増巾器を用いた加算器によ
つて複数入力のアナログ演算を行なうため演算増
巾器のオフセツト、ドリフト対策が必要とされる
共に、構成要素として多数の抵抗Ｒを必要とする
ため精度低下をきたす問題があり、また、アナロ
グ演算回路６はa1，a2……ａoを加算するもので
あるから、その耐圧が大となるばかりでなく、ア
ナログ演算回路６での出力電圧が大きくなると、
フイルタ回路７、サンブリングホールド回路８の
耐圧が問題となる等の欠点がある。
ような不平衡型の演算増巾器を用いた加算器によ
つて複数入力のアナログ演算を行なうため演算増
巾器のオフセツト、ドリフト対策が必要とされる
共に、構成要素として多数の抵抗Ｒを必要とする
ため精度低下をきたす問題があり、また、アナロ
グ演算回路６はa1，a2……ａoを加算するもので
あるから、その耐圧が大となるばかりでなく、ア
ナログ演算回路６での出力電圧が大きくなると、
フイルタ回路７、サンブリングホールド回路８の
耐圧が問題となる等の欠点がある。
本発明は、上記欠点を除去し、回路の簡易化を
はかり精度をあげ、さらに、低耐圧フイルタ回路
で構成できるアナログ―デイジタル変換装置の監
視装置の提供を目的とする。
はかり精度をあげ、さらに、低耐圧フイルタ回路
で構成できるアナログ―デイジタル変換装置の監
視装置の提供を目的とする。
以下第２図により、本発明の実施例を説明す
る。なお第２図において、第１図と同一符号のも
のは同一部分、若しくは相当部分を示し、第１図
と相違している部分は、アナログ―デイジタル変
換装置の不良を検出するために、第２図Ａに示す
ように変成器などのアナログセンサ１１，１２…
…１ｎの各出力側から並列にアナログ量を取り出
しアナログ信号合成部９で相互に直列接続して信
号を合成している。このようにすることによつ
て、ｎ組すべてのアナログ量a1，a2……ａoを簡
単に合成し、その値Ｃを、例えば平衡入力型の能
動フイルタ回路７、サンプルリングホールド回路
８、マルチプレクサ回路２、アナログ―デイジタ
ル変換器３により、時分割的にデイジタル量C1
に変換する。変換されたデイジタル量C1は、比
較回路４に入力され、この比較回路４において、
前記デイジタル量a21，a22……a2oの総和Ａとの差
の絶対値｜C1―Ａ｜と、予め設定した値Ｌとを
比較し、その結果絶対値側が設定値Ｌより大きく
なれば、アナログ―デアジタル変換装置の不良発
生と判断する。
る。なお第２図において、第１図と同一符号のも
のは同一部分、若しくは相当部分を示し、第１図
と相違している部分は、アナログ―デイジタル変
換装置の不良を検出するために、第２図Ａに示す
ように変成器などのアナログセンサ１１，１２…
…１ｎの各出力側から並列にアナログ量を取り出
しアナログ信号合成部９で相互に直列接続して信
号を合成している。このようにすることによつ
て、ｎ組すべてのアナログ量a1，a2……ａoを簡
単に合成し、その値Ｃを、例えば平衡入力型の能
動フイルタ回路７、サンプルリングホールド回路
８、マルチプレクサ回路２、アナログ―デイジタ
ル変換器３により、時分割的にデイジタル量C1
に変換する。変換されたデイジタル量C1は、比
較回路４に入力され、この比較回路４において、
前記デイジタル量a21，a22……a2oの総和Ａとの差
の絶対値｜C1―Ａ｜と、予め設定した値Ｌとを
比較し、その結果絶対値側が設定値Ｌより大きく
なれば、アナログ―デアジタル変換装置の不良発
生と判断する。
この様に本発明によれば、第１図のアナログ演
算回路６は不要となり、その分だけ比較設定値を
小さくでき、比較監視の精度が向上する。
算回路６は不要となり、その分だけ比較設定値を
小さくでき、比較監視の精度が向上する。
第３図は、他の実施例を示したものである。こ
の実施例の場合には、フイルタ回路７の耐圧が問
題となる場合に特に有効なもので、アナログ信号
合成部９内において、アナログセンサ１１，１
２，１３……１ｎの直列相互接続を任意の部分
で、適当に逆極性に接続させることにより、それ
らの合成値をフイルタ回路７の耐圧以下に抑える
ことを簡単にできるようにしたものである。
の実施例の場合には、フイルタ回路７の耐圧が問
題となる場合に特に有効なもので、アナログ信号
合成部９内において、アナログセンサ１１，１
２，１３……１ｎの直列相互接続を任意の部分
で、適当に逆極性に接続させることにより、それ
らの合成値をフイルタ回路７の耐圧以下に抑える
ことを簡単にできるようにしたものである。
以上のように、本発明によれば、アナログセン
サ１１，１２……１ｎの出力側を、単に直列接続
することによつて、検出された各アナログ信号を
直接加算しているため、従来のようなアナログ演
算回路を不要とし、不良監視のための構成要素を
減らしたことに伴つて精度が向上し、しかも簡単
で安価となる共に、第３図の実施例のように任意
のセンサ出力側を、逆極性に接続することによつ
て、フイルタ回路およびサンプリングホールド回
路の耐圧を低く抑えることができる等の優れた効
果を有するものである。
サ１１，１２……１ｎの出力側を、単に直列接続
することによつて、検出された各アナログ信号を
直接加算しているため、従来のようなアナログ演
算回路を不要とし、不良監視のための構成要素を
減らしたことに伴つて精度が向上し、しかも簡単
で安価となる共に、第３図の実施例のように任意
のセンサ出力側を、逆極性に接続することによつ
て、フイルタ回路およびサンプリングホールド回
路の耐圧を低く抑えることができる等の優れた効
果を有するものである。
第１図は従来方式による監視付アナログ―デイ
ジタル変換装置を示す接続図、第１図Ａは従来方
式のアナログ演算回路の構成図、第２図は本発明
による一実施例を示す接続図、第２図Ａは本発明
の一実施例のアナログ信号合成部の構成図、第３
図は他の実施例を示す接続図。 １１，１２，１３……１ｎはアナログセンサ、
２１，２２，２３……２ｎおよび７はフイルタ回
路、３１，３２，３３……３ｎおよび８はサンプ
リングホールド回路、１はパルス発生回路、２は
マルチプレクサ回路、３はアナログ―デイジタル
変換器、４は比較回路、５はデータ処理回路、９
はアナログ信号合成部。
ジタル変換装置を示す接続図、第１図Ａは従来方
式のアナログ演算回路の構成図、第２図は本発明
による一実施例を示す接続図、第２図Ａは本発明
の一実施例のアナログ信号合成部の構成図、第３
図は他の実施例を示す接続図。 １１，１２，１３……１ｎはアナログセンサ、
２１，２２，２３……２ｎおよび７はフイルタ回
路、３１，３２，３３……３ｎおよび８はサンプ
リングホールド回路、１はパルス発生回路、２は
マルチプレクサ回路、３はアナログ―デイジタル
変換器、４は比較回路、５はデータ処理回路、９
はアナログ信号合成部。
Claims (1)
- 【特許請求の範囲】 １ 複数個のアナログセンサにて検出されたアナ
ログ信号を、夫々フイルタ回路を介して、夫々サ
ンプリングホールド回路に印加し、各サンプリン
グホールド回路にて一定時間間隔でサンプリング
してホールドし、その各出力をマルチプレクサに
て時分割出力してアナログ―デイジタル変換器に
入力し、その変換器の出力信号をデータ処理装置
に導入して、データ処理行うようにしたものにお
いて、前記アナログ―デイジタル変換器の出力側
に比較回路を設け、この比較回路で、前記アナロ
グ―デイジタル変換器の出力信号の総和Ａを導出
すると共に、前記アナログセンサの出力側を相互
に直列接続して、各アナログセンサの出力を合成
するアナログ信号合成部を設け、この合成部より
の合成信号をフイルタ回路を介してサンプリング
ホールド回路に導入し、このホールド回路の出力
信号１を、前記マルチプレクサおよびアナログ―
デイジタル変換器を介して、デイジタル信号C1
として前記比較回路に導入し、この比較回路に
て、前記信号C1とＡとの差の絶対値と、予め設
定された定数とを比較して、データ不良を判断す
るようにしたことを特徴とする監視付アナログ―
デイジタル変換装置。 ２ 前記合成部において、アナログセンサの任意
の出力側を逆極性にて接続したことを特徴とする
特許請求の範囲第１項記載の監視付アナログ―デ
イジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13196378A JPS5558622A (en) | 1978-10-26 | 1978-10-26 | Analogue-digital converter with monitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13196378A JPS5558622A (en) | 1978-10-26 | 1978-10-26 | Analogue-digital converter with monitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5558622A JPS5558622A (en) | 1980-05-01 |
| JPS6150412B2 true JPS6150412B2 (ja) | 1986-11-04 |
Family
ID=15070306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13196378A Granted JPS5558622A (en) | 1978-10-26 | 1978-10-26 | Analogue-digital converter with monitor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5558622A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990016256A (ko) * | 1997-08-13 | 1999-03-05 | 김징완 | 단일경로를 갖는 다채널 아날로그신호 입력장치. |
-
1978
- 1978-10-26 JP JP13196378A patent/JPS5558622A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5558622A (en) | 1980-05-01 |
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