JPS6152499B2

JPS6152499B2 -

Info

Publication number: JPS6152499B2
Application number: JP56201784A
Authority: JP
Inventors: Kentaro Takita
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1981-12-15
Filing date: 1981-12-15
Publication date: 1986-11-13
Also published as: GB2112533A; GB2112533B; US4550387A; DE3246432C2; FR2518332B1; CA1194550A; JPS58103045A; DE3246432A1; FR2518332A1

Description

【発明の詳細な説明】本発明は信号発生順序検出回路に関し、特に、
複数の入力信号が所定順序で発生したことを検出
する信号発生順序検出回路に関する。

デジタル機器の開発、保守、修理等に、ロジツ
ク・アナライザが盛んに利用されている。第１図
は、ロジツク・アナライザのブロツク図である。
第１図に於いて、複数のビツトのパラレル・デジ
タル入力信号（デジタル・ワード）は、プローブ
１０を介して比較器１２に印加される。比較器１
２はデジタル入力信号を所定レベルと比較して後
段の論理回路の論理レベルに調節し、その出力信
号を取込メモリ１４及びトリガ回路１６に印加す
る。トリガ回路１６は、入力信号から所望の現象
（ワード・パターン）を検出する回路であり、ワ
ード・パターンを検出すると、書込み停止信号を
発生する。この書込み停止信号は、取込制御回路
１７を介して取込メモリ１４に印加され、取込メ
モリ１４の信号取込を停止させる。したがつて、
所望ワード・パターン以前の入力信号を取込メモ
リ１４に記憶できる。バス１８（データ信号、ア
ドレス信号、制御信号伝送用）には、上述の取込
メモリ１４，トリガ回路１６，取込制御回路１７
の外に、マイクロプロセツサ等の中央処理装置
（CPU）２０，リード・オンリー・メモリ
（ROM）２２，ランダム・アクセス・メモリ
（RAM）２４，表示装置用RAM２６，キーボー
ド２８，クロツク信号発生器３０等が接続してい
る。CPU２０は、ROM２２に記憶されているフ
アームウエアに基づき、RAM２４を一時記憶装
置として用い、システム全体を制御する。表示装
置用BAM２６は陰極線管等の表示装置３２に接
続し、キーボード２８は操作者がトリガ回路１６
等の設定用のデータ、制御信号、取込データの出
力命令等を入力する外部入力装置であり、クロツ
ク信号発生器３０からは各ブロツクに所定のクロ
ツク信号が加えられる。

このようなロジツク・アナライザでは、開発、
保守、修理のため、複数のデジタル信号が所定の
順序で発生したことを検出することが重要であ
る。このため、ワード・レコグナイザにより入力
信号から所望ワードを検出する。また、信号発生
順序検出回路は所望のワードを例えばＡ，Ｂ，Ｃ
と仮定した場合、これらのワードがＡ，Ｂ，Ｃ或
はＢ，Ｃ，Ａの順序で発生した場合にのみ夫々出
力信号（書込停止信号）が発生したり、更には、
例えばワードＡがＮ回路が発生した後にワードＢ
が１回発生し、次いでクロツク信号をＭ回計数し
てからワードＣが発生した場合にのみ、出力信号
を発生する。これらのワード・レコグナイザ及び
信号発生順序検出回路をロジツク・アナライザの
トリガ回路１６に設けている。また、信号発生順
序検出回路はロジツク・アナライザ以外の種々の
電子機器にも有用である。しかも、従来の信号発
生順序検出回路は、ロジツク・ゲート、カウンタ
等を組み合せた複雑な回路により、上述の信号発
生順序検出を行つているので、回路構成が複雑で
且つ高価であり、更に、信号順序検出パターンの
変更が面倒という問題があつた。

したがつて、本発明の目的は、回路構成が簡単
で且つ製作費が安く、更に信号発生順序検出パタ
ーンの変更が容易な信号発生順序検出回路を提供
することである。

以下、添付の図面を参照して、本発明の好適実
施例を説明する。

第２図は、本発明の第１実施例のブロツク図で
ある。尚、本発明は、上述したように、例えば、
第１図のトリガ回路１６に用いられている。

以下、第３図及び第４図に示した信号発生図を
参照して第２図を説明する。例えばRAMである
記憶装置３４のアドレス信号入力端子Ａ４，Ａ
３，Ａ２には、例えばワード・レコグナイザの出
力デジタル信号Ａ，Ｂ，Ｃが夫々印加され、他の
アドレス信号入力端子Ａ０，Ａ１にはＮ進（Ｎは
任意の正の整数）のカウンタ３６，３８（共に出
力信号のラツチ機能、即ち保持機能を有する）の
出力信号が加えられる。尚、信号Ａ，Ｂ，Ｃはワ
ード・レコグナイザがワードＡ，Ｂ，Ｃを夫々検
出したときに発生する。記憶装置３４のデータ信
号出力端子Ｄ０，Ｄ１，Ｄ２は、夫々カウンタ３
６，３８の入力端子及び出力端子４０に接続して
いる。尚、本明細書では、単に「信号が発生す
る」或いは「信号が入力される」とした場合に
は、デジタル信号「１」が発生或いは入力される
ことを意味する。

今、カウンタ３６，３８の設定カウント数
（Ｎ）を１とし、入力端子Ａ４，Ａ３，Ａ２に、
信号Ａ，Ｂ，Ｃがこの順序に入力すれば、出力端
子４０に信号が現れる場合を考える。この場合、
記憶装置３４の各アドレスには第３図に示す如く
データが記憶されている。初期状態では、カウン
タ３６，３８の出力信号は共に「０」，即ち、入
力端子Ａ０及びＡ１には「０」が印加されてい
る。第３図１に示すように、入力端子Ａ０〜Ａ４
への入力信号が総て「０」の場合には、出力端子
Ｄ０〜Ｄ２からの出力信号は総て「０」である。
信号Ａが発生すると（第３図の２）、出力端子Ｄ
０〜Ｄ２の内Ｄ０のみが「１」を出力し、カウン
チ３６に「１」を加える。今、Ｎ＝１と仮定して
いるので、カウンタ３６は入力端子Ａ０に「１」
を出力してこの状態を保持する。この状態で信号
Ｂが発生すると（即ち、入力端子Ａ３に「１」が
印加されると）、入力端子Ａ０〜Ａ４に第３図３
に示す信号が入力される。この入力状態になる
と、出力端子Ｄ１のみから「１」が出力し、カウ
ンタ３８に「１」を加えるので、カウンタ３８
（Ｎ＝１と仮定している）は入力端子Ａ１に
「１」を出力してこの状態を保持する。したがつ
て、入力端子Ａ０及びＡ１には共に「１」が印加
されている。この状態で信号Ｃが発生すると（第
３図４）、出力端子Ｄ２のみが「１」を出力す
る。即ち信号Ａ，Ｂ及びＣが順次発生したことを
検出する。この出力端子Ｄ２の信号を出力端子４
０及び第１図の取込制御回路１７を介して取込メ
モリ１４に印加してメモリ１４の信号取込を停止
させれば、入力信号の所望部分を記憶できる。
尚、出力端子４０に「１」が現れた場合、カウン
タ３６及び３８をリセツトするようにすれば、再
び信号Ａ，Ｂ，Ｃの信号発生順序検出が繰り返さ
れる。

上述の場合、カウンタ３６，３８の設定カウン
ト数Ｎを１としたが、信号ＡがＰ回発生し、次に
信号ＢがＭ回発生し、その後に信号Ｃが入力した
場合にのみ、出力端子Ｄ２から出力端子４０に
「１」を加えるようにするには、カウンタ３６，
３８の設定カウント数を夫々Ｐ，Ｍとすればよ
い。上述の説明では、信号Ａ，Ｂ，Ｃが順次この
順序で発生した場合（即ち、信号ＡとＢ及び信号
ＢとＣの間には、信号Ａ，Ｂ，Ｃの何れもが割り
込んでいない場合）にのみ出力端子Ｄ２から
「１」が発生するように説明した。しかし、これ
に限らず、信号Ａ，Ｂ，Ｃが離散的にこの順序で
発生した場合、即ち、信号Ａの次に信号Ｃが１個
或いは複数個発生した後に信号Ｂが入力し、その
後信号が１個或いは複数発生して信号Ｃが入力し
た場合にも同様の動作をすることは明らかであ
る。また、信号Ａ，Ｂ，Ｃが２個以上の組合せで
同時に発生する可能性がある場合は、これらの場
合を考慮したデータを記憶装置３４に記憶してお
けばよい。

信号Ａ，Ｂ，ＣがＢ，Ｃ，Ａの順序で発生した
ときにのみ、出力端子Ｄ２から信号を発生させる
場合は、記憶装置３４の記憶内容を第４図の如く
変更する。この変更は第１図のCPU２０，ROM
２２のフアームウエア及びキーボード２８を用い
て行う。上述の場合に、カウンタ３６，３８の設
定カウント数（Ｎ）を１とし、初期状態では、カ
ウンタ３６，３８の出力信号は共に「０」、即
ち、入力端子Ａ０及びＡ１には「０」が印加され
ている。第４図１に示すように、入力端子Ａ０〜
Ａ４への入力信号が総て「０」の場合には、出力
端子Ｄ０〜Ｄ２からの出力信号は総て「０」であ
る。先ず、信号Ｂが発生すると（第４図２）、出
力端子Ｄ０〜Ｐ２の内Ｄ０のみが「１」を出力す
る。今、Ｎ＝１と仮定しているので、カウンタ３
６は入力端子Ａ０に「１」を出力してこの状態を
保持する。この状態で信号Ｃが発生すると（即
ち、入力端子Ａ２に「１」が印加されると）、入
力端子Ａ０〜Ａ４に第４図３に示す信号が入力さ
れる。この入力状態になると、出力端子Ｄ１のみ
から「１」が出力するので、カウンタ３８（Ｎ＝
１と仮定してある）は入力端子Ａ１に「１」を出
力してこの状態を保持する。したがつて、入力端
子Ａ０及びＡ１には共に「１」が印加されてい
る。この状態で信号Ａが「１」になると（第４図
４）、出力端子Ｄ０〜Ｄ２の内のＤ２のみが
「１」を出力端子４０に出力し、信号Ｂ，Ｃ，Ａ
がこの順序で発生したことを検出する。尚、上述
と同様に、出力端子４０に「１」が現れた場合、
カウンタ３６及び３８をリセツトするようにすれ
ば、引き続き、信号Ｂ，Ｃ，Ａの信号発生順序検
出が繰り返される。尚、信号ＢがＰ回発生し、次
に信号ＣがＭ回発生し、その後に信号Ａが入力し
た場合にのみ出力端子Ｄ２から出力端子４０に
「１」を発生させる場合、及び信号Ｂ，Ｃ，Ａが
所謂離散的にこの順序で発生した場合にも本発明
を応用できることは、第３図について説明した通
りである。

第３図及び第４図において、出力端子Ｄ２から
信号「１」を発生させる最後の信号Ｃ（第３図）
或いは信号Ａ（第４図）が、Ｌ回発生した場合に
のみ出力端子４０から「１」を発生する様にする
には、カウント数をＬに設定したカウンタを新に
出力端子Ｄ２と４０の間に設ければよい。

第５図は本発明の他の実施例のブロツク図であ
る。この実施例は第２図の実施例に類似している
が、記憶装置３４′はＤ０〜Ｄ３の４個のデータ
信号出力端子を有しており、Ｎビツトカウンタ３
６′，３８′はリセツト端子Ｒを有している。記憶
装置３４′の出力端子Ｄ２をカウンタ３４′，３
６′のリセツト端子Ｒに接続し、出力端子Ｄ３を
出力端子４０に接続している。第２図の実施例で
は、信号Ａ，Ｂ，Ｃが連続、不連続に拘らず所定
の順序で発生したことを検出したが、第５図の実
施例では、信号Ａ，Ｂ，Ｃが所定の順序で連続的
に発生した場合のみを検出できる。即ち、所定順
序が、例えば信号Ａ，Ｂ，Ｃの場合、信号ＡとＢ
の間に他の信号が発生せず、更に信号ＢとＣの間
に他の信号が発生しない場合のみを検出できる。
このため、記憶装置３４′には、第６図に示すデ
ータが記憶されている。尚、第６図において
「×」は「１」でも「０」でもよいことを示して
いる。

第２図の場合と同様にカウンタ３６′，３８′の
設定カウント数Ｎを１とし、初期状態では、カウ
ンタ３６′，３８′の出力信号は共に「０」，即
ち、入力端子Ａ０，Ａ１には「０」が印加されて
いる。第６図１に示すように入力端子Ａ０〜Ａ４
への信号が総て「０」の場合には、出力端子Ｄ０
〜Ｄ３からの出力信号は総て「０」である。先ず
信号Ａが発生すると（第６図２）、出力端子Ｄ０
〜Ｄ３の内０のみが「１」を出力する。今、Ｎ＝
１と仮定しているので、カウンタ３６′は入力端
子Ａ０に「１」を出力してこの状態を保持する。
この状態後、直ちに信号Ｂが発生しないと（第６
図３）、即ち、信号Ａ又は／及びＣが発生した
り、信号Ａ〜Ｃが共に発生しないと（信号（ワー
ド）Ａ〜Ｃ以外が発生していると）、出力端子Ｄ
２に「１」が発生し、カウンタ３６′，３８′をリ
セツトして初期状態に戻る。信号Ａの発生後、直
ちに信号Ｂが発生すると、入力端子Ａ０〜Ａ４に
第６図４に示す信号が入力される。この入力状態
になると、出力端子Ｄ１のみから「１」を出力す
るので、カウンタ３８′（Ｎ＝１と仮定してあ
る）は入力端子Ａ１に「１」を出力してこの状態
を保持する。したがつて、入力端子Ａ０及びＡ１
には共に「１」が印加されている。この状態後、
直ちに信号Ｃが発生しないと（第６図５）、即ち
信号Ａ又は／及びＢが発生したり、信号Ａ〜Ｃが
共に発生しないと、出力端子Ｄ２に「１」が発生
し、カウンタ３６′，３８′をリセツトして初期状
態に戻る。信号Ｂの発生後、直ちに信号Ｃが発生
すると（第６図６）の出力端子Ｄ０〜Ｄ３の内Ｄ
３のみが「１」を出力端子４０に出力して、信号
Ａ，Ｂ，Ｃが連続してこの順序で発生したことを
検出する。尚、検出する信号の順序を変化させた
い場合は、記憶装置３４′の記憶内容を変更すれ
ばよい。また、第２図で説明した如く、出力端子
Ｄ３の信号でカウンタ３６′，３８′をリセツトと
したり、出力端子Ｄ３及び４０間にＮ進カウンタ
を接続してもよい。

第７図は、本発明の他の実施例のブロツク図で
あり、第１図のトリガ回路１６に対応する。第７
図に於て、比較器１２（第１図）からワード信号
がワード・レコグナイザ４２に印加される。ワー
ド・レコグナイザ４２は、排他的論理和ゲート等
のゲート回路で構成されており、クロツク信号に
同期して一連のワード信号からワードＡ，Ｂ，Ｃ
を識別し、夫々記憶装置４４（第２図の記憶装置
３４に相当）のアドレス信号入力端子Ａ４，Ａ
３，Ａ２に信号Ａ，Ｂ，Ｃを夫々加える。記憶装
置４４のデータ信号出力端子Ｄ０は同期カウンタ
４６のカウント・イネーブル端子CEに接続し、
同期カウンタ４６のクロツク端子CLKにはクロ
ツク信号が印加される。同期カウンタ４６はカウ
ント数Ｎをプリセツトできると共に出力信号をラ
ツチするＮ進カウンタである。信号Ａ，Ｂ，Ｃは
クロツク信号に同期してワード・レコナイザ４２
から発生するので、記憶装置４４のデータ出力端
子Ｄ０〜Ｄ３からの信号もクロツク信号に同期し
て発生する。出力端子Ｄ０からの信号（信号DE
とする）はクロツク信号と同期して発生するカウ
ント・イネーブル信号であり、同期カウンタ４６
は、信号CEが入力される度にクロツク信号を計
数し、所定数を計数すると出力端子４７から信号
（信号FLとする）「１」を出力する。同期カウン
タ４６は、カウントのプリセツト数が更新される
までその状態を保持する。記憶装置４４の出力端
子Ｄ１はマルチプレクサ４８の入力端子４９に接
続し、マルチプレクサ４８は、出力端子Ｄ１から
信号（信号NIとする）「１」を受けると、レジス
タ５０を選択し、レジスタ５０からカウント設定
数Ｎ（任意の正の整数）を同期カウンタ４６に入
力する（即ち、同期カウンタ４６をＮにプリセツ
トする）。記憶装置４４の出力端子Ｄ２は、マル
チプレクサ４８の入力端子５１及びラツチ回路５
４に接続している。尚、ラツチ回路５４はＮ＝１
のＮ進カウンタとして作用する。マルチプレクサ
４８は出力端子Ｄ２から信号（信号DLとする）
「１」を受けると、レジスタ５２を選択し、レジ
スタ５２からカウント設定数Ｍ（任意の正の整
数）を同期カウンタ４６に入力し、同期カウンタ
４６をＭにプリセツトする。出力端子２から信号
DLが発生すると、ラツチ回路５４は「１」を入
力端子Ａ０に出力して（この出力信号とTGとす
る）、その状態を保持する。尚、レジスタ５０，
５２は第１図のバス１８に接続されており、
CPU２０及びキーボード２８を用いてＮ及びＭ
をレジスタ５０及び５２にロードする。

次に、第８図を参照して、第７図のブロツクの
動作の一例を説明する。尚、初期状態では、レジ
スタ５０の内容が同期カウンタ４６にロードさ
れ、そのカウント設定数はＮとする。また、記憶
装置４４の各アドレスには第８図に示すようなデ
ータが記憶されている。第８図１に示すように、
入力端子Ａ０〜Ａ４に「０」が印加されている場
合には、出力端子Ｄ０〜Ｄ３の出力信号は総て
「０」である。今、信号Ａが入力端子Ａ４に印加
されると、出力端子Ｄ０のみから、クロツク信号
に同期して「１」（信号CE）が出力して第８図
２）、同期カウンタ４６はクロツク信号を１個計
数する。更に、信号Ａが（Ｎ−１）回発生すると
（即ち、上述の１回と合せて信号Ａが計Ｎ回発生
すると、）同期カウンタ４６はクロツク信号を更
に（Ｎ−１）個計数して出力端子４７から「１」
（信号FL）を入力端子Ａ１に印加し、上述したよ
うに、設定カウント数が更新されない限りこの状
態を保持する（第８図３のＡ１の欄参照）。即
ち、同期カウンタ４６は信号ＡがＮ回発生したこ
とを検出する。この状態で、信号Ｂが発生すると
（第８図３）、出力端子Ｄ２のみから「１」（信号
DL）が発生する。したがつて、マルチプレクサ
４８は、レジスタ５２に記憶されているカウント
設定数Ｍを同期カウンタ４６に印加して、同期カ
ウンタ４６をＭにプリセツトする。したがつて、
同期カウンタ４６の出力端子４７からは「０」が
入力端子Ａ１に印加され、一方、ラツチ回路５４
は、「１」（信号TG）を出力してその状態を保持
する（第８図４）。この状態になると、記憶装置
４４の出力端子Ｄ０から常に信号CEが発生し、
同期カウンタ４６はクロツク信号を計数する。
尚、第８図において、入力信号の欄のＸ印は
「０」或は「１」の何れの信号が入力してもよい
ことを示している。同期カウンタ４６が、クロツ
ク信号をＭ回カウントすると、出力端子４７から
「１」（信号FL）が出力される。上述したよう
に、ラツチ回路５４は「１」（信号TG）を出力し
ているので、同期カウンタ４６の出力端子４７か
ら入力端子Ａ１に「１」（信号FL）が印加される
と、第８図５に示すように、出力端子Ｄ３から出
力端子５６に信号（信号LTとする。この信号は
第１図及び第２図で説明した書込停止信号であ
り、第１図の取込メモリ１４に取込制御回路１７
を介して書込停止信号として印加される）「１」
が出力する。また、入力端子Ａ０及びＡ１が
「０」のとき（第８図６）、並びに入力端子Ａ０及
びＡ１が夫々「０」及び「１」のとき（第８図
７）に、信号Ｃが発生すると、入力端子Ａ３及び
Ａ４の信号に関係なく出力端子Ｄ１のみから
「１」（信号NI）が発生し、マルチプレクサ４８
はレジスタ５０を選択して同期カウンタ４６をＮ
にプリセツトする。即ち、信号ＡをＮ回計数後、
信号Ｂが発生する以前に信号Ｃが発生すると、第
７図の回路はリセツト、即ち同期カウンタ４６は
Ｎに再びプリセツトされて初期状態に戻り、信号
Ａを始めから計数し直す。以後、上述の動作が繰
り返される。よつて、信号ＡがＮ回発生して、信
号Ｂが発生した後、所定時間（クロツク信号の周
期のＭ倍）経過後に記憶装置４４は出力端子５６
に出力信号を発生する。また、信号Ｃにより回路
をリセツトできる。したがつて、本発明を利用し
た第１図のロジツク・アナライザでは、複雑な所
望条件を設定しても、入力信号がこの複雑な条件
に合致したときに、入力信号を取込メモリ１４に
記憶できるので、非常に有効な測定が可能であ
る。

第８図の信号発生図を用いた上述の説明では、
説明を簡単にするため、信号ＡがＮ回が発生した
直後に信号Ｂが１回発生し、同期カウンタ４６が
クロツク信号をＭ回計数してから信号LTが発生
した場合を示した。第９図の信号発生図では、記
憶装置４４の種々の入力信号に対する出力信号の
発生状態を示している。第９図１乃至８では、入
力端子Ａ０，Ａ１の双方に「０」が印加されてい
るので、同期カウンタ４６は信号ＡをＮ回計数す
る前の状態である。第９図１乃至８は、この状態
で信号Ａ，Ｂ，Ｃ（１個或は複数個）が入力され
た場合の出力信号を示している。第９図１及び２
は第８図１及び２と夫々同一の場合なので説明を
省略する。第９図３では、信号Ｂが発生している
が、入力端子Ａ０，Ａ１には「０」が印加されて
いるので（即ち、同期カウンタ４６は未だ信号Ａ
をＮ回計数していないので）、信号を無視して出
力端子Ｄ０〜Ｄ２からの出力信号を総て「０」に
している。第９図４では、信号Ａ及びＢが同時に
発生しているが、上述と同様に、同期期カウンタ
４６は未だ信号ＡをＮ回計数していないので、信
号Ａの発生に従つて出力端子Ｄ０から「１」（信
号CE）を発生させて信号Ａを計数している。第
９図５は第８図６と同様の場合であり、出力端子
Ｄ１から「１」（信号NI）が出力し、第７図のシ
ステムをリセツトする（即ち、マルチプレクサ４
８はレジスタ５０からＮをを同期カウンタ４６に
転送して同期カウンタ４６をＮにカウンタ４６を
Ｎにプリセツトする）。第９図６では、信号Ａと
Ｃが同時に発生して出力端子Ｄ０から「１」（信
号CE）が発生している。即ち、信号ＡとＣで
は、Ａの方に優先権を持たせているが、信号Ｃに
優先権を与えるようにしてもよい。信号Ｃに優先
権を持たせれば、第９図５と同様の出力が発生す
る。第９図７では、信号ＢとＣが同時に発生して
出力端子Ｄ１から「１」（信号Ｎ１）が発生して
いる。即ち、同期カウンタ４６は未だ信号ＡをＮ
回計数していないので、信号Ｃに優先権を持たせ
ている。第９図８では、信号Ａ，Ｂ，Ｃが同時に
発生しているが、同期カウンタ４８は未だ信号Ａ
をＮ回計数していないので、信号Ａが優先権を有
し、信号Ａを計数するために出力端子Ｄ０から
「１」（信号CE）を出力している。第９図９乃至
１６では、総て、入力端子Ａ１に「１」（信号
FL）が印加され且つ入力端子Ａ０には「０」が
印加されている。即ち、信号Ｂは入力されていな
いが、同期カウンタ４６は信号Ａを既にＮ回計数
し、同期カウンタ４６の出力端子４７から「１」
（信号FL）が出力されている状態である。第９図
９では、信号Ａ，Ｂ，Ｃは総て発生していないの
で、出力端子Ｄ０〜Ｄ３からの出力信号は総て
「０」である。第９図１０では、信号Ａが入力さ
れているが、同期カウンタ４６は信号ＡをＮ回計
数した後なので、信号Ａの発生は無視され、記憶
装置４４の出力信号は総て「０」となつている。
第９図１１は第８図３と同一の場合である。第９
図１２では、信号ＡとＢが入力されている。この
場合、信号Ｂ待の状態なので、出力端子Ｄ２から
「１」（信号DL）が出力する。第９図１３では信
号Ｃが入力して、出力端子Ｄ１から「１」（信号
NI）が出力している。この場合、信号Ｃの発生
を無視して、記憶装置４４の出力信号の総てを
「０」としてもよい。第９図１４では、信号Ａと
Ｃが同時に入力しているが、信号Ｃに優先権を持
たせ、１３の場合と同様に出力端子Ｄ１から
「１」（信号NI）を出力している。第９図１５で
は、信号ＢとＣが同時に入力しているが、上述し
た様に、信号Ｂ待の状態なので、出力端子Ｄ２か
ら「１」（信号DL）が出力している。第９図１６
では、信号，Ａ，Ｂ，Ｃが同時に入力している
が、１５の場合と同様に、信号Ｂに優先権を持た
せている。第９図１７及び１８は夫々第８図４及
び５の場合と同一なので発明を省略する。以上、
第９図を説明したが、信号Ａ，Ｂ，Ｃの内２個以
上が同時に発生した場合、どの信号に優先権を持
たせるかは、予め操作者が記憶装置４４の記憶内
容を所望状態に設定しておけばよい。

第１０図は、本発明の他の実施例を示す回路図
であり、第１図のトリガ回路１６に対応する。第
１０図の実施例では、同期カウンタ４６，マルチ
プレクサ４８，レジスタ５０，５２から構成され
る回路６０を処理速度の遅い素子で構成している
ので、NORゲート６２，ORゲート６４，Ｄフリ
ツプフロツプ６６を設けて回路６０の遅い動作を
補償している。第１０図のワード・レコグナイザ
４２，記憶装置４４，同期カウンタ４６，マルチ
プレクサ４８，レジスタ５０，５２の動作は、第
７図の場合と同様であるが、第１０図では、第７
図の場合と異なり、出力端子Ｄ０の出力信号CE
は反転し、同期カウンタ４６は、（（設定カウント
数）−１））を計数すると、信号（信号FLの反
転信号）をNORゲート６２の入力端子Ｌに印加
する（図面の−１はこの意味である）。つ
まり、同期カウンタ４６は、（（設定カウント数）
−１））を計数すると、出力信号「１」から
「０」とする。第１０図では、第７図の場合と同
様に、記憶装置４４の出力端子Ｄ０は同期カウン
タ４６のカウント・イネーブル端子（但し、
反転信号が印加されるので横棒を上側に引いてあ
る）に接続し、出力端子Ｄ１，Ｄ２は夫々マルチ
プレクサ４８の入力端子４９及び５１に接続して
いる。記憶装置４４の出力端子Ｄ０，Ｄ１，Ｄ２
は、更に、NORゲート６２の入力端子Ｍ，Ｎ，
Ｒに夫々接続し、更に、出力端子Ｄ１，Ｄ２は
夫々NORゲート６８の入力端子Ｍ，Ｌにも接続
している。NORゲート６２，６８の出力端子側
はORゲート６４を介してＤフリツプ・フロツプ
６６のＤ入力端子に接続しているＤフリツプフロ
ツプ６６のＱ出力端子は記憶装置４４の入力端子
Ａ１に接続し、出力端子NORゲート６８の入
力端子Ｎに接続している。記憶装置４４の出力端
子Ｄ２は、更に、NORゲート７０の入力端子Ｌ
にも接続している。NORゲート７０の出力端子
はＤフリツプ・フロツプ７２のＤ入力端子に接続
し、Ｄフリツプ・フロツプ７２の出力端子は記
憶装置４４の入力端子Ａ０及びNORゲート７０
の入力力端子Ｍに接続している。Ｄフリツプ・フ
ロツプ６６のリセツト端子Ｒ及びＤフリツプ・フ
ロツプ７２のセツト端子Ｓは、端子７４を介して
CPU２０から印加されるリセツト信号によつて
夫々リセツト及びセツトされる。更に、Ｄフリツ
プ・フロツプ６６及び７２のクロツク端子Ｋは端
子７６を介してクロツク信号発生器３０（第１
図）からのクロツク信号を受ける。７８はCPU
２０からのアドレス信号を、また８０のDI及び
Ｗ／Ｒは夫々CPU２０からのデータ信号及び書
込み／読出し命令信号を記憶装置４４に印加する
端子であり所望の信号発生順序を検出するパター
ンを記憶装置４４に書き込む。

次に、第１０図の回路図の動作を、第７図の説
明の場合と同様に、信号ＡがＮ回発生した後に信
号Ｂが１回発生し、同期カウンタ４６がクロツク
信号をＭ回計数してから信号LTが発生する場合
について説明する。先ず、初期条件として、端子
７４に「１」が加わりＤフリツプ・フロツプ６６
のＱ及びＱ出力端子からは夫々「０」「１」が出
力し、Ｄフリツプ・フロツプ７２のＱ出力端子か
らは「０」が出力しているとする。即ち、記憶装
置４４の入力端子Ａ０，Ａ１には共に「０」が印
加されている。同期カウンタ４６が、記憶装置４
４の入力端子Ａ４に印加される信号ＡをＮ回計数
する前は、NORゲート６２の入力端子Ｌには
「１」、入力端子Ｎ，Ｐには共に「０」が印加され
ている。NORゲート６２の入力端子Ｍには、信
号Ａが発生するごとに「０」が印加されるので入
力信号が「０」か「１」かを特定できない。何れ
にしても、NORゲート６２の入力端子Ｌには
「１」が印加されているので、NORゲート６２の
出力は「０」である。一方、Ｄフリツプ・フロツ
プ６６の出力端子からは「１」が出力されてい
るので、NORゲート６８の入力端子Ｌ，Ｍ，Ｎ
には夫々「０」「０」「１」が印加されている。即
ち、NORゲート６８の出力は「０」である。し
たがつて、ORゲート６４の出力は「０」、即ち、
Ｄフリツプ・フロツプ６６の入力端子Ｄには
「０」が印加されているので、Ｄフリツプ・フロ
ツプ６６の出力端子Ｑ，夫々からの出力信号
「０」「１」はそのまま維持される。NORゲート
７０の入力端子Ｌ，Ｍには「０」が印加されてい
るので、NORゲート７０の出力信号は「１」で
あり、したがつて、Ｄフリツプ・フロツプ７２の
出力端子からの「０」はそのまま維持される。
ところで、同期カウンタ４６が、信号Ａを（Ｎ−
１）回計数すると、信号FLは「１」から「０」
となる。したがつて、第Ｎ番目の信号Ａの発生に
応じて記憶装置４４の出力端子Ｄ０からNORゲ
ート６２の入力端子Ｍに「０」が印加されると、
NORゲート６２はORゲート６４を介してＤフリ
ツプ・フロツプ６６のＤ入力端子に「１」を印加
し、Ｄフリツプ・フロツプ６６の出力端子Ｑ，
の出力信号を夫々「１」「０」とする。よつて、
記憶装置４４の入力端子Ａ１にはＮ回目のＡが発
生したときに「１」が加わるので、即ち、同期カ
ウンタ４６は（Ｎ−１）までしか計数しないの
で、その処理速度が遅くても問題ない。ところ
で、信号ＡがＮ回発生した後、信号Ｂが発生する
前に、出力端子Ｄ０から「１」が出力されると、
NORゲート６２の出力は「１」から「０」に変
化して不都合である。このため、NORゲート６
８を設け、このゲートの入力端子ＮにＤフリツ
プ・フロツプ６６の出力端子の「０」を加える
ことによつて、信号ＡがＮ回発生した後信号Ｂが
発生するまで、Ｄフリツプ・フロツプ６６の出力
信号を保持している。信号ＡがＮ回発生した後、
信号Ｂが発生すると、記憶装置４４の出力端子Ｄ
２から「１」が発生するので、NORゲート６８
の出力は「０」となり、Ｄフリツプ・フロツプ６
６の出力信号は竣期状態、即ち、出力端子Ｑ，
から夫々「０」「１」が出力し、一方、NORゲー
ト７０の出力はＤ２からの「１」の発生に応じて
「０」になるので、Ｄフリツプ・フロツプ７２の
出力端子からは「１」を出力する。したがつ
て、記憶装置４４の入力端子Ａ０，Ａ１には夫々
「０」「１」が印加される。一方、同期カウンタ４
６はＭにプリセツトされ信号は「０」から
「１」になる。信号Ｂの発生によつて、記憶装置
４４は信号を「０」とし続け上述したよう
に、同期カウンタ４６はクロツク信号の計数を開
始し、（Ｍ−１）個を計数すると、信号は
「１」から「０」に変化する。同期カウンタ４６
がクロツク信号の計数を開始してから、Ｍ個目の
クロツク信号に同期した信号「０」の発生に
より、Ｄフリツプ・フロツプ６６の出力端子Ｑ，
からの信号は夫々「１」「０」となる。上述し
た様に、Ｄフリツプ・フロツプ７２の出力信号は
「１」なので、記憶装置４４の入力端子Ａ０，Ａ
１には「１」が印加される。したがつて、記憶装
置４４の出力端子Ｄ３から「１」が発生する。こ
の場合も、同期カウンタ４６の処理速度が遅くて
も問題はない。尚、信号Ｃが入力した場合は、第
７図に示した如く。同期カウンタ４６は初期状態
に戻る。尚、信号LTが、例えば、Ｌ回発生して
から出力信号を発生させたければ、出力端子８２
の後段に設定カウント数Ｌのカウンタを設ければ
よい。

尚、上述の説明では、説明の便宜上、入力信号
を３種類に限定したが、本発明は４種類以上の入
力信号に対しても応用できることは当然である。

以上説明したように、本発明に係る信号発生順
序検出回路は、記憶装置とカウンタのみで構成す
るので回路構成が簡単で従つて製作費が安くな
る。更に、信号発生順序の変更は、単に記憶装置
の記憶内容を変更するのみでよいので、検出パタ
ーンの変更が容易という特徴を有する。また、カ
ウンタの計数値（プリセツト内容）を変更するの
みで、検出する信号の発生回数を制御できる。し
たがつて、ロジツク・アナライザのように、複雑
な入力信号の組合せを検出するのに最適である。

以上、本発明の好適実施例について説明した
が、当業者は本実施例に基づいて本実施例の変
形・変更を行うことは簡単である。例えば、Ｎ進
カウンタのＮが１の場合、カウンタはＤ端子に
「１」が印加され、クロツク端子に記憶装置の出
力信号が印加されるＤフリツプフロツプでもよ
い。また、記憶装置はPROM（プログラマブル
ROM）でもよいし、カウンタは同期式でも非同
期式でもよい。更に、記憶装置の記憶内容の
「１」及び「０」を逆にすれば、信号，及び
の順序を検出できる。

尚、第２図及び第５図に用いたラツチ機能を有
するＮ進カウンタは、例えば市販のＮ進カウンタ
IC（集積回路）とＤフリツプ・フロツプとで構
成し、Ｎ進カウンタICのキヤリー・アウト（オ
バーフロー）端子の出力をＤフリツプ・フロツプ
のクロツク端子に印加し、Ｄ入力端子には高レベ
ル信号を印加しておけばよい。更に、第５図のリ
セツト可能なＮ進カウンタについては、リセツト
機能を有する市販のカウンタが種々あるので、適
当なものを利用すればよい。またカウンタにＮビ
ツト・カウンタを用いてもよいが、この場合は
2N進カウンタになる。

【図面の簡単な説明】

第１図は本発明を利用するロジツク・アナライ
ザのブロツク図、第２図は本発明の実施例を説明
するためのブロツク図、第３図及び第４図は夫々
第２図のブロツク図を説明するための信号発生
図、第５図は本発明に係る他の実施例を説明する
ためのブロツク図、第６図は第５図のブロツク図
を説明するための信号発生図、第７図は本発明に
係る更に他の実施例を説明するためのブロツク
図、第８図及び第９図は夫々第６図のブロツク図
を説明するための信号発生図、第１０図は本発明
に係る更に他の実施例を説明するためのブロツク
図である。３４，３４′，４４：記憶装置、３６，３６′，
３８，３８′，４６：Ｎ進カウンタ。

Claims

【特許請求の範囲】

１所定パターンを記憶し複数の入力信号がアド
レス端子に供給される記憶装置と、該記憶装置の
データ出力信号により制御され出力端子を上記記
憶装置のアドレス端子に接続した少なくとも１個
のＮ進カウンタ（Ｎは１以上の整数）とを具え、
上記所定パターンにより上記複数の入力信号が所
定順序で発生したことを検出する信号発生順序検
出回路。