JPS6152504B2 - - Google Patents
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- JPS6152504B2 JPS6152504B2 JP58154833A JP15483383A JPS6152504B2 JP S6152504 B2 JPS6152504 B2 JP S6152504B2 JP 58154833 A JP58154833 A JP 58154833A JP 15483383 A JP15483383 A JP 15483383A JP S6152504 B2 JPS6152504 B2 JP S6152504B2
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- memory
- address
- output
- signals
- data
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、バーチヤルメモリ方式とバツフアメ
モリ方式を採用した電子計算機のメモリ制御装置
に関する。
モリ方式を採用した電子計算機のメモリ制御装置
に関する。
近年の大型及び中型に類する電子計算機は、バ
ーチヤル・メモリ（Virtual Memory）方式とバ
ツフア・メモリ（Buffer Memory）方式を一般
的に併用している。バーチヤル・メモリ方式はプ
ログラムに実メモリの大きさを意識することなく
コーデイングを可能とする方式で、プログラマに
は実メモリ上の実アドレスではなくほぼ無限なメ
モリ容量を持つ仮想メモリ上の仮想アドレスが与
えられる。一方バツフア・メモリ方式は大容量で
はあるが演算速度に比較して低速なメイン・メモ
リとのギヤツプを補うため中央処理装置とメイ
ン・メモリの間に高速小容量のメモリを配してメ
モリ・ハイアラキを構成する方式である。
ーチヤル・メモリ（Virtual Memory）方式とバ
ツフア・メモリ（Buffer Memory）方式を一般
的に併用している。バーチヤル・メモリ方式はプ
ログラムに実メモリの大きさを意識することなく
コーデイングを可能とする方式で、プログラマに
は実メモリ上の実アドレスではなくほぼ無限なメ
モリ容量を持つ仮想メモリ上の仮想アドレスが与
えられる。一方バツフア・メモリ方式は大容量で
はあるが演算速度に比較して低速なメイン・メモ
リとのギヤツプを補うため中央処理装置とメイ
ン・メモリの間に高速小容量のメモリを配してメ
モリ・ハイアラキを構成する方式である。
バーチヤル・メモリ方式では、メモリ参照に先
立つて、仮想アドレスを実アドレスに変換する必
要がある。仮想アドレスの実アドレスへの変換は
プログラムが用意したメイン・メモリ上の変換テ
ーブルを参照して行うが、毎回低速なメイン・メ
モリを参照していたのではアドレス変換のオーバ
ヘツドが大きい。そこで一度メイン・メモリを参
照して得た仮想アドレスと実アドレスの変換対を
記憶しておく高速アドレス変換テーブル（以下
TLB：Translation Lookaside Bufferと呼ぶ）を
配し、メモリ参照時に該当仮想アドレスがTLB
に存在するか否かチエツクし、存在する時（プロ
グラムの局所性によりこの確率が非常に高い）は
高速に実アドレスを得られるようにしている。
立つて、仮想アドレスを実アドレスに変換する必
要がある。仮想アドレスの実アドレスへの変換は
プログラムが用意したメイン・メモリ上の変換テ
ーブルを参照して行うが、毎回低速なメイン・メ
モリを参照していたのではアドレス変換のオーバ
ヘツドが大きい。そこで一度メイン・メモリを参
照して得た仮想アドレスと実アドレスの変換対を
記憶しておく高速アドレス変換テーブル（以下
TLB：Translation Lookaside Bufferと呼ぶ）を
配し、メモリ参照時に該当仮想アドレスがTLB
に存在するか否かチエツクし、存在する時（プロ
グラムの局所性によりこの確率が非常に高い）は
高速に実アドレスを得られるようにしている。
バツフア・メモリ方式に於いては、バツフア・
メモリはメイン・メモリの一部の写しであるた
め、その対応関係を記憶するためにはバツフア・
アドレス・アレー（以下BAA：Buffer Address
Arrayと呼ぶ）が配されている。中央処理装置が
仮想アドレスでメモリ参照を起動すると、TLB
により変換された実アドレスがBAAに存在する
か否かチエツクされ、存在する時（プログラムの
局所性によりこの確率が非常に高い）はバツフ
ア・メモリから高速に該当データが読み出されて
中央処理装置に送られる。
メモリはメイン・メモリの一部の写しであるた
め、その対応関係を記憶するためにはバツフア・
アドレス・アレー（以下BAA：Buffer Address
Arrayと呼ぶ）が配されている。中央処理装置が
仮想アドレスでメモリ参照を起動すると、TLB
により変換された実アドレスがBAAに存在する
か否かチエツクされ、存在する時（プログラムの
局所性によりこの確率が非常に高い）はバツフ
ア・メモリから高速に該当データが読み出されて
中央処理装置に送られる。
以上の説明ではTLB，BAAの参照はシリアル
に行われる様に説明したが、処理の高速化の為に
はパラレルに参照することが必要である。この場
合、仮想アドレスでBAAが参照される。さらに
正確に記述すれば仮想アドレス内の実アドレス部
（ページ内相対アドレス）でBAAが参照されるよ
うになつている。なお、メイン・メモリとバツフ
ア・メモリのデータ対応はブロツクと呼ばれる３
２Ｂあるいは６４Ｂが一般的であることから、
BAA参照に使用可能なビツト数は高々６ないし
７ビツトになる。
に行われる様に説明したが、処理の高速化の為に
はパラレルに参照することが必要である。この場
合、仮想アドレスでBAAが参照される。さらに
正確に記述すれば仮想アドレス内の実アドレス部
（ページ内相対アドレス）でBAAが参照されるよ
うになつている。なお、メイン・メモリとバツフ
ア・メモリのデータ対応はブロツクと呼ばれる３
２Ｂあるいは６４Ｂが一般的であることから、
BAA参照に使用可能なビツト数は高々６ないし
７ビツトになる。
第１図は前記のTLBとBAAをパラレルに参照
する方式のメモリ制御装置の一例を示すブロツク
図である。中央処理装置で発生するメモリ要求リ
クエストは仮想アドレスをレジスタ１に格納す
る。仮想アドレスの上位のページ・アドレスで
TLB２の該当エントリが牽引される。本例では
TLB２はｌカラム×２ロウから成り、２―１，
２―２が各ロウを示している。つまり、第１ロウ
と第２ロウにそれぞれｌ組のエントリがある。
TLB２のロウ２―１，２―２の各エントリは仮
想アドレス部（Ｌ部）、有効フラグ・ビツト部
（Ｖ部）及び実アドレス部（Ｒ部）から成る。
TLB２の各ロウから読み出されたＬ部及びＶ部
の内容は、該当する仮想アドレス比較回路４―
１，４―２によつてレジスタ１内の仮想アドレス
の上位ビツトであるページアドレスと比較され
る。
する方式のメモリ制御装置の一例を示すブロツク
図である。中央処理装置で発生するメモリ要求リ
クエストは仮想アドレスをレジスタ１に格納す
る。仮想アドレスの上位のページ・アドレスで
TLB２の該当エントリが牽引される。本例では
TLB２はｌカラム×２ロウから成り、２―１，
２―２が各ロウを示している。つまり、第１ロウ
と第２ロウにそれぞれｌ組のエントリがある。
TLB２のロウ２―１，２―２の各エントリは仮
想アドレス部（Ｌ部）、有効フラグ・ビツト部
（Ｖ部）及び実アドレス部（Ｒ部）から成る。
TLB２の各ロウから読み出されたＬ部及びＶ部
の内容は、該当する仮想アドレス比較回路４―
１，４―２によつてレジスタ１内の仮想アドレス
の上位ビツトであるページアドレスと比較され
る。
仮想アドレスの下位のページ内相対アドレスで
BAA３が牽引される。BAA３はｍカラム×ｎロ
ウから成り、３―１，３―２，……３―ｎが第１
から第ｎのロウを示している。つまり、各ロウ
は、それぞれｍ組のエントリを持つている。
TLB２とBAA３をパラレルに参照する方式で
は、バツフアメモリのブロツク・サイズにより
BAA３のカラム数ｍが決定される。即ち、ペー
ジ・サイズ４KB、ブロツク・サイズ６４Ｂの場
合、ｍ＝64カラムである。ロウ数ｎはバツフア・
メモリ容量により決定される。BAA３の各エン
トリは実アドレス部（Ｒ部）及び有効フラグ・ビ
ツト部（Ｖ部）から成る。実アドレス比較回路６
―１，６―２，……，６―ｎは、選択回路５を通
じて入力されるところのTLB２―１のＲ部から
読出される実アドレス（ページアドレス）または
中央処理装置が直接レジスタ１に格納する実アド
レス（ページアドレス）と、対応するBAA３―
１，３―２，……，３―ｎのＲ部から読出される
内容とを比較する。選択回路５は、中央処理装置
が直接実アドレスをレジスタに格納した場合にレ
ジスタ１の内容を選択し、レジスタ１に仮想アド
レスが格納された場合はTLB２―１の内容を選
択する。他方の実アドレス比較回路７―１，７―
２，……，７―ｎは、TLB２―２のＲ部から読
出される実アドレスと、対応するBAA３―１，
３―２，……，３―ｎのＲ部から読出される実ア
ドレスとを比較する。前記各実アドレス比較回路
６―１〜６―ｎ，７―１〜７ｎはそれぞれの２入
力が一致するときにその出力が“１”になる。
BAA３が牽引される。BAA３はｍカラム×ｎロ
ウから成り、３―１，３―２，……３―ｎが第１
から第ｎのロウを示している。つまり、各ロウ
は、それぞれｍ組のエントリを持つている。
TLB２とBAA３をパラレルに参照する方式で
は、バツフアメモリのブロツク・サイズにより
BAA３のカラム数ｍが決定される。即ち、ペー
ジ・サイズ４KB、ブロツク・サイズ６４Ｂの場
合、ｍ＝64カラムである。ロウ数ｎはバツフア・
メモリ容量により決定される。BAA３の各エン
トリは実アドレス部（Ｒ部）及び有効フラグ・ビ
ツト部（Ｖ部）から成る。実アドレス比較回路６
―１，６―２，……，６―ｎは、選択回路５を通
じて入力されるところのTLB２―１のＲ部から
読出される実アドレス（ページアドレス）または
中央処理装置が直接レジスタ１に格納する実アド
レス（ページアドレス）と、対応するBAA３―
１，３―２，……，３―ｎのＲ部から読出される
内容とを比較する。選択回路５は、中央処理装置
が直接実アドレスをレジスタに格納した場合にレ
ジスタ１の内容を選択し、レジスタ１に仮想アド
レスが格納された場合はTLB２―１の内容を選
択する。他方の実アドレス比較回路７―１，７―
２，……，７―ｎは、TLB２―２のＲ部から読
出される実アドレスと、対応するBAA３―１，
３―２，……，３―ｎのＲ部から読出される実ア
ドレスとを比較する。前記各実アドレス比較回路
６―１〜６―ｎ，７―１〜７ｎはそれぞれの２入
力が一致するときにその出力が“１”になる。
実アドレス比較回路６―１〜６―ｎ，７―１〜
７―ｎによる比較結果は仮想アドレス比較回路４
―１，４―２の結果により選択された後、エンコ
ーダ８に入力され、エンコーダされた出力がレジ
スタ９の上位に格納される。レジスタ９の下位に
はレジスタ１のページ内相対アドレスが格納され
る。かくしてレジスタ１に格納された仮想アドレ
スまたは実アドレスに対応するバツフアメモリ参
照アドレスがレジスタ９に得られる。このレジス
タ９のアドレスでバツフア・メモリを牽引し読み
出したデータは中央処理装置へ転送される。
７―ｎによる比較結果は仮想アドレス比較回路４
―１，４―２の結果により選択された後、エンコ
ーダ８に入力され、エンコーダされた出力がレジ
スタ９の上位に格納される。レジスタ９の下位に
はレジスタ１のページ内相対アドレスが格納され
る。かくしてレジスタ１に格納された仮想アドレ
スまたは実アドレスに対応するバツフアメモリ参
照アドレスがレジスタ９に得られる。このレジス
タ９のアドレスでバツフア・メモリを牽引し読み
出したデータは中央処理装置へ転送される。
ところで、前記TLB２およびBAA３は高速性
と同時にある程度の容量を必要とするため、バイ
ポーラ・メモリの従来例を第２図に示す。
と同時にある程度の容量を必要とするため、バイ
ポーラ・メモリの従来例を第２図に示す。
第２図において、入力ピンA0〜A2及びA3〜A5
に印加されるアドレス信号は、それぞれ、Ｘアド
レス・デコーダ１０及びＹアドレス・デゴーダ１
４でデコードされた後ドライバー１１及び１３を
経てメモリ・セル１２を起動する。本例では、メ
モリ・セル１２は８ビツト×８ビツトから成る64
ビツト構成である。メモリ・セル１２から選択さ
れた１ビツトはセンス・アツプ１５を経て出力回
路１６に導かれ、出力回路１６は入力ピンCS
（チツプ・セレクト）が有効な時に出力ピンDO
（データ・アウト）に読出しデータを出力する。
入力ピンCS（チツプ・セレクト）及びWE（ライ
ト・イネープル）が有効な時にライト・モードと
なる。ライト・モードでは、入力ピンDI（デー
タ・イン）がゲート１７を経てアンド回路１８及
び１９でCS及びWEとアンドがとられ、これらア
ンド回路１８，１９の出力によつて出力にライト
“１”あるいはライト“０”信号が有効とされ、
ドライバー１３を経てアドレスA0―A5で指定さ
れたメモリ・セル１２のビツトに書き込み指示を
行う。
に印加されるアドレス信号は、それぞれ、Ｘアド
レス・デコーダ１０及びＹアドレス・デゴーダ１
４でデコードされた後ドライバー１１及び１３を
経てメモリ・セル１２を起動する。本例では、メ
モリ・セル１２は８ビツト×８ビツトから成る64
ビツト構成である。メモリ・セル１２から選択さ
れた１ビツトはセンス・アツプ１５を経て出力回
路１６に導かれ、出力回路１６は入力ピンCS
（チツプ・セレクト）が有効な時に出力ピンDO
（データ・アウト）に読出しデータを出力する。
入力ピンCS（チツプ・セレクト）及びWE（ライ
ト・イネープル）が有効な時にライト・モードと
なる。ライト・モードでは、入力ピンDI（デー
タ・イン）がゲート１７を経てアンド回路１８及
び１９でCS及びWEとアンドがとられ、これらア
ンド回路１８，１９の出力によつて出力にライト
“１”あるいはライト“０”信号が有効とされ、
ドライバー１３を経てアドレスA0―A5で指定さ
れたメモリ・セル１２のビツトに書き込み指示を
行う。
前述のTLBまたはBAAとして使用する時は、
この種のバイポーラ・メモリをマトリクス状に配
置して所望のワード幅、ビツト幅を実現してい
る。
この種のバイポーラ・メモリをマトリクス状に配
置して所望のワード幅、ビツト幅を実現してい
る。
さて、近年電子計算機は超高密度LSIの開発、
改良によつて大規模化、高速化が実現され始め、
この傾向は今後とも推し進められることと思われ
る。このように、演算装置等多くの論理装置が
LSI化され高速化される一方、バイポーラ・メモ
リを含む論理部はバイポーラ・メモリへのアドレ
スの拡散及びバイポーラ・メモリからの読み出し
データの収束のゲートがその大部分を占めLSI化
しにくくその効果を生かすことが出来ず、電子計
算機のマシン・サイクルを制限するクリテイカ
ル・パスになる可能性が大きい。また、メイン・
メモリの容量も大容量化する傾向があり、従つて
バツフア・メモリの容量増加も要求される。即
ち、BAAの容量増加が要求される。一方ではバ
イポーラ・メモリの高集積化も進められて高速の
4Kビツト・メモリも可能になりつつある。しか
し、BAAに関しては、TLB，BAAパラレル参照
方式に於いては前述のようにカラム数が高々６な
いし７ビツトしか許されないため、バイポーラ・
メモリの高集積化に対してはビツト数の増加を必
要とする。しかし第２図に述べたような構成の従
来のバイポーラ・メモリを用いて大容量のBAA
を構成することは、バイポーラ・メモリのパツケ
ージ・ピン数が著しく増えてしまい実現できな
い。
改良によつて大規模化、高速化が実現され始め、
この傾向は今後とも推し進められることと思われ
る。このように、演算装置等多くの論理装置が
LSI化され高速化される一方、バイポーラ・メモ
リを含む論理部はバイポーラ・メモリへのアドレ
スの拡散及びバイポーラ・メモリからの読み出し
データの収束のゲートがその大部分を占めLSI化
しにくくその効果を生かすことが出来ず、電子計
算機のマシン・サイクルを制限するクリテイカ
ル・パスになる可能性が大きい。また、メイン・
メモリの容量も大容量化する傾向があり、従つて
バツフア・メモリの容量増加も要求される。即
ち、BAAの容量増加が要求される。一方ではバ
イポーラ・メモリの高集積化も進められて高速の
4Kビツト・メモリも可能になりつつある。しか
し、BAAに関しては、TLB，BAAパラレル参照
方式に於いては前述のようにカラム数が高々６な
いし７ビツトしか許されないため、バイポーラ・
メモリの高集積化に対してはビツト数の増加を必
要とする。しかし第２図に述べたような構成の従
来のバイポーラ・メモリを用いて大容量のBAA
を構成することは、バイポーラ・メモリのパツケ
ージ・ピン数が著しく増えてしまい実現できな
い。
ちなみに、4Kビツト・メモリを64ワードで構
成すると64ビツトを収容可能であるが、必要ピン
数はアドレス線、データ線共で140ピンにも達し
てしまい、バイポーラ・メモリのパツケージ・サ
イズは入出力ピン数で制約されてしまう。
成すると64ビツトを収容可能であるが、必要ピン
数はアドレス線、データ線共で140ピンにも達し
てしまい、バイポーラ・メモリのパツケージ・サ
イズは入出力ピン数で制約されてしまう。
本発明の目的とするところは、前記の如き従来
の問題点を除去し、TLBとBAAに同一構成のメ
モリを配して、プロパゲーシヨン・デイレーの減
少及びパツケージの入出力ピンの減少を図るメモ
リ制御装置を提供することにある。
の問題点を除去し、TLBとBAAに同一構成のメ
モリを配して、プロパゲーシヨン・デイレーの減
少及びパツケージの入出力ピンの減少を図るメモ
リ制御装置を提供することにある。
本発明はTLBおよびBAAを備えるメモリ制御
装置において、同一構成の比較回路内蔵形のメモ
リを配する。メモリはｎ個のメモリ部、該各メモ
リ部の出力データをチツプ・セレクト信号に従つ
て選択して出力する回路、該メモリ部に１対１で
対応するメモリの出力データと外部信号とを比較
するｎ個の比較回路とを内蔵する。TLBに配さ
れたメモリは、チツプ・セレクト信号を一つのメ
モリ部に対する一本のみを有効とし、一つのメモ
リ部の出力データと外部信号とを比較するように
し、上記BAAに配されたメモリは、全てのメモ
リ部に対する全てのチツプ・セレクト信号を有効
とし、全てのメモリ部からの各出力を各対応する
比較回路にて同時に外部信号と比較するようにす
る。
装置において、同一構成の比較回路内蔵形のメモ
リを配する。メモリはｎ個のメモリ部、該各メモ
リ部の出力データをチツプ・セレクト信号に従つ
て選択して出力する回路、該メモリ部に１対１で
対応するメモリの出力データと外部信号とを比較
するｎ個の比較回路とを内蔵する。TLBに配さ
れたメモリは、チツプ・セレクト信号を一つのメ
モリ部に対する一本のみを有効とし、一つのメモ
リ部の出力データと外部信号とを比較するように
し、上記BAAに配されたメモリは、全てのメモ
リ部に対する全てのチツプ・セレクト信号を有効
とし、全てのメモリ部からの各出力を各対応する
比較回路にて同時に外部信号と比較するようにす
る。
次に本発明の一実施例を図面を用いて説明す
る。
る。
第３図は本発明の一実施例として、TLBおよ
びBAAのメモリとして用いられる比較回路内蔵
形バイポーラ・メモリのブロツク図を示すもので
ある。図中、（）内の数字は信号本数を表わす
が、信号本数は集積度により異なり本発明はこれ
に限定されるものではない。２０―１〜２０―４
はメモリ部であり、それぞれの内部構成は従来の
ものと同様でよい。各メモリ部２０―１，２０―
４はそれぞれチツプ・セレクト信号２４―１，２
４―４と共通信号としてアドレス信号（端子）２
５、データ・イン信号（端子）２６及びライト許
可信号２７が入力され、その結果としてデータ・
アウト信号３３―１，３３―４を出力する。２３
は出力データ選択回路であり、データ・アウト信
号３３―１，３３―４のうちチツプ・セレクト信
号２４―１，２４―４で選択された１組のデータ
を出力ピン３２に出力する。２１―１，２１―４
は比較回路Ａであり、メモリ部２０―１〜２０―
４から読み出されたデータ・アウト信号３３―１
〜３３―４と外部からの被比較信号２９を比較
し、それぞれ２入力の不一致が検出された時に比
較出力Ａ３０―１〜３０―４に“１”を出力す
る。同様に比較回路Ｂ２２―１〜２２―４は、メ
モリ部２０―１〜２０―４から読み出されたデー
タ・アウト信号３３―１〜３３―４と外部からの
被比較信号２８を比較し、それぞれ２入力の不一
致が検出された時比較検出力Ｂ３１―１〜３１―
４に“１”を出力する。
びBAAのメモリとして用いられる比較回路内蔵
形バイポーラ・メモリのブロツク図を示すもので
ある。図中、（）内の数字は信号本数を表わす
が、信号本数は集積度により異なり本発明はこれ
に限定されるものではない。２０―１〜２０―４
はメモリ部であり、それぞれの内部構成は従来の
ものと同様でよい。各メモリ部２０―１，２０―
４はそれぞれチツプ・セレクト信号２４―１，２
４―４と共通信号としてアドレス信号（端子）２
５、データ・イン信号（端子）２６及びライト許
可信号２７が入力され、その結果としてデータ・
アウト信号３３―１，３３―４を出力する。２３
は出力データ選択回路であり、データ・アウト信
号３３―１，３３―４のうちチツプ・セレクト信
号２４―１，２４―４で選択された１組のデータ
を出力ピン３２に出力する。２１―１，２１―４
は比較回路Ａであり、メモリ部２０―１〜２０―
４から読み出されたデータ・アウト信号３３―１
〜３３―４と外部からの被比較信号２９を比較
し、それぞれ２入力の不一致が検出された時に比
較出力Ａ３０―１〜３０―４に“１”を出力す
る。同様に比較回路Ｂ２２―１〜２２―４は、メ
モリ部２０―１〜２０―４から読み出されたデー
タ・アウト信号３３―１〜３３―４と外部からの
被比較信号２８を比較し、それぞれ２入力の不一
致が検出された時比較検出力Ｂ３１―１〜３１―
４に“１”を出力する。
実施例の動作
メモリ部２０―１〜２０―４にそれぞれ及び出
力データ選択回路２３は従来のバイポーラ・メモ
リとほぼ同様であるが、本発明ではメモリ部が複
数組に分割され（本例では４組）、各組のアドレ
ス信号２５、データ・イン信号２６、ライト許可
信号２７が共通になつている点が特徴である。以
下各動作モード別に説明する。
力データ選択回路２３は従来のバイポーラ・メモ
リとほぼ同様であるが、本発明ではメモリ部が複
数組に分割され（本例では４組）、各組のアドレ
ス信号２５、データ・イン信号２６、ライト許可
信号２７が共通になつている点が特徴である。以
下各動作モード別に説明する。
(イ) リード・モード
このモードはTLBに配されたメモリの時に
使われるモードである。チツプ・セレクト信号
２４―１〜２４―４のうちの一本とアドレス信
号２５が有効とされ、メモリ部２０―１，２０
―４が起動され読み出しデータ信号３３―１〜
３３―４を出力する。データ・アウト信号３３
―１〜３３―４は出力データ選択回路２３に入
力され該当するチツプ・セレクト信号２４が有
効なデータの組、例えばチツプ・セレクト信号
２４―１が有効な時データ・アウト信号３３―
１を出力ピン３２に出力する。
使われるモードである。チツプ・セレクト信号
２４―１〜２４―４のうちの一本とアドレス信
号２５が有効とされ、メモリ部２０―１，２０
―４が起動され読み出しデータ信号３３―１〜
３３―４を出力する。データ・アウト信号３３
―１〜３３―４は出力データ選択回路２３に入
力され該当するチツプ・セレクト信号２４が有
効なデータの組、例えばチツプ・セレクト信号
２４―１が有効な時データ・アウト信号３３―
１を出力ピン３２に出力する。
(ロ) ライト・モード
チツプ・セレクト信号２４―１〜２４―４の
うちの一本とアドレス信号２５及びデータ・イ
ン信号２６、ライト許可信号２７が有効とさ
れ、チツプ・セレクト信号で選択されたメモリ
部のアドレス信号２５が示すメモリへデータ・
イン信号２６の内容が書き込まれる。本バイポ
ーラ・メモリがBAAとして使用される時は各
メモリ部２０―１，２０―２，２０―３，２０
―４がそれぞれBAAの各ロウに対応し、新し
いアドレスが登録される時はある種のアルゴリ
ズムに従つて特定のロウが選択された後登録が
行われるので、アドレス信号、データ・イン信
号、ライト許可信号は共通で良く、パツケー
ジ・ピン数を減少させる効果がある。
うちの一本とアドレス信号２５及びデータ・イ
ン信号２６、ライト許可信号２７が有効とさ
れ、チツプ・セレクト信号で選択されたメモリ
部のアドレス信号２５が示すメモリへデータ・
イン信号２６の内容が書き込まれる。本バイポ
ーラ・メモリがBAAとして使用される時は各
メモリ部２０―１，２０―２，２０―３，２０
―４がそれぞれBAAの各ロウに対応し、新し
いアドレスが登録される時はある種のアルゴリ
ズムに従つて特定のロウが選択された後登録が
行われるので、アドレス信号、データ・イン信
号、ライト許可信号は共通で良く、パツケー
ジ・ピン数を減少させる効果がある。
(ハ) 比較モード
このモードはBAAに配されたメモリの時に
使われるモードである。本モードに於いては、
チツプ・セレクト信号２４―１〜２４―４の全
てとアドレス信号２５が有効とされ、メモリ部
２０―１〜２０―４が起動されデータ・アウト
信号を出力するデータ・アウト信号３３―１〜
３３―４はそれぞれ比較回路Ａ２１―１〜２１
―４及び比較回路Ｂ２２―１，２２―４に入力
される。比較回路Ａ２１―１〜２１―４の一方
の入力は被比較信号２９が、比較回路Ｂ２２―
１〜２２―４の一方の入力は被比較信号２８が
有効とされる。本バイポーラ・メモリがBAA
として使用される時は、被比較信号２９は
TLBの第１のロウの実アドレス部（Ｒ部）出
力、被比較信号２８はTLBの第２ロウの実ア
ドレス部（Ｒ部）出力に相当する（第１図参
照）。
使われるモードである。本モードに於いては、
チツプ・セレクト信号２４―１〜２４―４の全
てとアドレス信号２５が有効とされ、メモリ部
２０―１〜２０―４が起動されデータ・アウト
信号を出力するデータ・アウト信号３３―１〜
３３―４はそれぞれ比較回路Ａ２１―１〜２１
―４及び比較回路Ｂ２２―１，２２―４に入力
される。比較回路Ａ２１―１〜２１―４の一方
の入力は被比較信号２９が、比較回路Ｂ２２―
１〜２２―４の一方の入力は被比較信号２８が
有効とされる。本バイポーラ・メモリがBAA
として使用される時は、被比較信号２９は
TLBの第１のロウの実アドレス部（Ｒ部）出
力、被比較信号２８はTLBの第２ロウの実ア
ドレス部（Ｒ部）出力に相当する（第１図参
照）。
比較回路２１，２２はそれぞれの入力の排他
的論理和７をとることにより入力ビツト（本例
では28ビツト）のうち１ビツトでも不一致があ
る時それぞれの出力３０―１〜３０―４，３１
―１〜３１―４を“１”とする。ただし、一致
がとれた時に出力３０―１〜３０―４を“１”
とするように比較回路２１，２２を構成しても
よいことは勿論である。本モードの時はチツ
プ・セレクト信号を全て有効とするためデータ
出力ピン３２の内容は保証されないが、BAA
ととして使用する時にはリード・モードは通常
動作で使用されることはなく、比較モードとは
重複しないので問題はない。リード・モードは
保守機能として使用されるのみである。
的論理和７をとることにより入力ビツト（本例
では28ビツト）のうち１ビツトでも不一致があ
る時それぞれの出力３０―１〜３０―４，３１
―１〜３１―４を“１”とする。ただし、一致
がとれた時に出力３０―１〜３０―４を“１”
とするように比較回路２１，２２を構成しても
よいことは勿論である。本モードの時はチツ
プ・セレクト信号を全て有効とするためデータ
出力ピン３２の内容は保証されないが、BAA
ととして使用する時にはリード・モードは通常
動作で使用されることはなく、比較モードとは
重複しないので問題はない。リード・モードは
保守機能として使用されるのみである。
なお本実施例における各信号２４―１〜２４
―４，２５，２６，２７，２８，２９，３０―
１〜３１―４，３２はそれぞれ対応してパツケ
ージに設けられた入出力ピン上に入出力され
る。
―４，２５，２６，２７，２８，２９，３０―
１〜３１―４，３２はそれぞれ対応してパツケ
ージに設けられた入出力ピン上に入出力され
る。
本発明によれば、比較回路内蔵形の同一構成の
アドレをTLBとBAAに共通に便うことができ、
電子計算機の製造上の効果が極めて高い。また
TLBおよびBAAにおいてもメモリ部と比較回路
部を同一メモリ・パツケージ上に搭載することに
より、プロパゲーシヨン・デイレーを改善できる
と共にピン数削限に効果があり、高密度化を可能
とする。
アドレをTLBとBAAに共通に便うことができ、
電子計算機の製造上の効果が極めて高い。また
TLBおよびBAAにおいてもメモリ部と比較回路
部を同一メモリ・パツケージ上に搭載することに
より、プロパゲーシヨン・デイレーを改善できる
と共にピン数削限に効果があり、高密度化を可能
とする。
第１図はTLB，BAAパラレル参照方式のメモ
リ制御装置の一例を示すブロツク図、第２図は従
来のバイポーラ・メモリの構成を示すブロツク
図、第３図は本発明に採用されるメモリの一実施
例を示す比較回路内蔵形バイポーラ・メモリのブ
ロツク図である。 ２……高速アドレス変換テーブル（TLB）、３
……バツフア・アドレス・アレー（BAA）、４…
…仮想アドレス比較回路、６，７……実アドレス
比較回路、２０―１，２０―４……メモリ部、２
１―１〜２１―４，２２―１，２２―４……比較
回路、２３……出力データ選択回路、２８，２９
……被比較信号。
リ制御装置の一例を示すブロツク図、第２図は従
来のバイポーラ・メモリの構成を示すブロツク
図、第３図は本発明に採用されるメモリの一実施
例を示す比較回路内蔵形バイポーラ・メモリのブ
ロツク図である。 ２……高速アドレス変換テーブル（TLB）、３
……バツフア・アドレス・アレー（BAA）、４…
…仮想アドレス比較回路、６，７……実アドレス
比較回路、２０―１，２０―４……メモリ部、２
１―１〜２１―４，２２―１，２２―４……比較
回路、２３……出力データ選択回路、２８，２９
……被比較信号。
Claims (1)
- 【特許請求の範囲】 １ 仮想アドレスと実アドレスの変換対を記憶
し、仮想アドレスを実アドレスに変換する高速ア
ドレス変換テーブルと、バツフアメモリに格納さ
れたデータのアドレスを記憶するバツフア・アド
レス・アレーとを備えるメモリ制御装置におい
て、ｎ個のメモリ部、該各メモリ部の出力データ
をチツプ・セレクト信号に従つて選択して出力す
る回路、該メモリ部１対１で対応し対応するメモ
リ部の出力データと外部信号とを比較するｎ個の
比較回路とを内蔵し、該各メモリ部に対して個別
にチツプ・セレクト信号を入力しまた共通にアド
レス信号、データ・イン信号及びライト許可信号
を入力するように構成された同一構成のメモリを
上記高速アドレス変換テーブルとバツフア・アド
レス・アレーに配し、上記高速アドレス変換テー
ブルに配されたメモリは、上記チツプ・セレクト
信号を一つのメモリ部に対する一本のみを有効と
し、一つのメモリ部の出力データと外部信号とを
比較するようにし、記バツフア・アドレス・アレ
ーに配されたメモリは、全てのメモリ部に対する
全てのチツプ・セレクト信号を有効とし、全ての
メモリ部からの各出力を各対応する比較回路にて
同時に外部信号と比較するようにしたことを特徴
とするメモリ制御装置。 ２ 上記メモリは上記各メモリ部に１対１で対応
するｎ個の第２の比較回路を備え、上記高速アド
レス変換テーブルに配された上記メモリは、上記
第２の比較回路を使用せず、上記バツフア・アド
レス・アレーに配された上記メモリは、さらに全
てのメモリ部からの各出力を各第２の比較回路に
て同時に外部信号と比較するようにしたことを特
徴とする特許請求の範囲第１項記載のメモリ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154833A JPS5963084A (ja) | 1983-08-26 | 1983-08-26 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154833A JPS5963084A (ja) | 1983-08-26 | 1983-08-26 | メモリ制御装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP959878A Division JPS54102930A (en) | 1978-01-31 | 1978-01-31 | Bipolar memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5963084A JPS5963084A (ja) | 1984-04-10 |
| JPS6152504B2 true JPS6152504B2 (ja) | 1986-11-13 |
Family
ID=15592873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154833A Granted JPS5963084A (ja) | 1983-08-26 | 1983-08-26 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963084A (ja) |
-
1983
- 1983-08-26 JP JP58154833A patent/JPS5963084A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5963084A (ja) | 1984-04-10 |
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