JPS6153892B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、自動選局記憶システムに関する。

PLL（Phase Locked Loop）周波数シンセサ
イザ方式のチユーナ回路において、従来の自動選
局システムは、プログラマブルデイバイダの分周
比をカウンタ等による掃引回路で変化させること
により同調周波数を変化させ、これとともに一定
のレベルを超える中間周波増幅出力等を検出して
上記プログラマブルデイバイダの上記分周比を固
定し、必要があればこのときの選局情報を記憶回
路に記憶させるものである。

この選局システムにあつては、上記一定のレベ
ルを越える放送局の電波しかとらえることができ
ず、また上記一定レベルを大きく越える強電界局
の正確なチユーニングがなし得ないという欠点を
有するものである。

従つて、この発明の目的は、強電界局及び弱電
界局の正確な自動選局及び記憶を可能にした自動
選局記憶システムを提供するためになされた。

この発明によると、中間周波出力もしくはその
検波出力等のチユーナ回路の出力を受けるレベル
判別回路に判別信号を生じさせる受信々号の電界
強度が次々に変更され、記憶回路には同一放送局
をくり返えして受信したときに生ずる判別信号の
うち、より強い電界強度信号を指示したときに生
ずる判別信号に基づいて選局情報が記憶される。

その結果、上記記憶回路には、チユーナ回路の
出力信号が極大となる同調周波数信号に対応した
選局情報、すなわち上記同調周波数信号もしくは
その指示信号が記憶される。上記記憶回路に記憶
される選局情報は、受信する放送信号の周波数に
正確に対応する。

以下、実施例により、この発明を具体的に説明
する。

第１図は、この発明の一実施例を示すブロツク
図である。

１は、高周波増幅回路、混合回路等を含むチユ
ーナ回路である。このチユーナ回路１は、入力端
子T₁、同調周波数制御端子T₂、局部発振信号入
力端子T₃、出力端子T₄を持つ。上記入力端子T₁
は線l₁を介してアンテナに接続され、制御端子T₂
は線l₂を介して後述するPLL回路２のフイルタ回
路２６の出力端子に接続され、端子T₃は線l₃を介
して局部発振回路２１の出力端子に接続される。

上記制御端子T₂に加わる電圧により内部の受
信同調回路における可変容量ダイオード等の容量
（いずれも図示しない）が変化させられ、その結
果、受信同調周波数が調整される。受信周波数信
号と端子T₃に加えられる局部発振周波数信号と
を受ける内部の混合回路によつて中間周波数信号
が得られる。この中間周波数信号が増幅され、出
力端子T₄に出力する。

破線で示すPLL回路２は、電圧制御型発振回路
で構成された局部発振回路２１と、上記発振回路
２１の発振出力を所定の分周比（N₁）で分周する
分周回路２２と、プログラマブルデイバイダ２３
と、位相検出回路２４と、基準信号発生回路４の
出力信号を分周する分周回路２５と、ループフイ
ルタ２６とにより構成されている。

このPLL回路２においては上記局部発振出力を
分周回路２２を介してプログラマブルデイバイダ
２３に入力し、このプログラマブルデイバイダの
分周出力と、基準信号発生回路４と分周回路２５
とで形成された基準周波数信号とを位相検出回路
２４で位相（周波数）比較し、ループフイルタ２
６を用いて電圧信号に変換し、この電圧信号によ
つて局部発振回路２１を制御することにより、基
準周波数信号とプログラマブルデイバイダ２３の
出力との一致を図る。

ここで、局部発振周波数をfo、プログラマブル
デイバイダの分周比をN₂、その出力周波数をfn
とすれば、fn＝fo／（N₁＋N₂）となる。そして、
基準周波数をfrとすれば、PLLにより、fr＝fnと
なることにより、ro＝N₁fr＋N₂frとなる。

したがつて、プログラマブルデイバイダ２３に
より、分周比（N₂）を可変とすることにより、局
部発振周波数foを変化させることができる。

上記ループフイルタ２６は、局部発振周波数が
プログラマブルデイバイダ２３によつて指示され
た値になるように局部発振回路２１に制御信号を
出力する。この制御信号はまた前記のようにチユ
ーナ回路１の受信同調周波数制御端子T₂にも加
えられる。

その結果、チユーナ回路１はプログラマブルデ
イバイダ２３に指示された受信同調周波数とな
り、このときの周波数に同調した放送信号が有れ
ば出力端子T₄に中間周波数信号を出力する。

３は、選局制御回路であり、掃引動作、選局及
び選局情報の記憶を行なうものである。

この選局制御回路３は、アツプダウンカウンタ
回路３１、方向制御回路３２、動作制御回路３
３、メモリ回路３４及び二重書き込み検出回路３
５とから構成されている。

アツプダウンカウンタ回路は、方向制御回路３
２からアツプカウント指示信号Ｕ又はダウンカウ
ント指示信号Ｄを受け、線l₁₁を介して動作制御
回路３３で形成されたパルス信号を受け、このパ
ルス信号を計数する。計数した２進信号を線l₁₀₁
〜ｌ_10nに出力する。上記の２進信号が前記PLL
回路２のための掃引信号となる。

方向制御回路３２は、上記線l₁₀₁〜ｌ_10nにおけ
る２進信号の上限値と下限値を検出し、検出前に
対し逆のカウント方向指示信号を上記アツプダウ
ンカウンタ回路３１に出力する。同時に、線l₁₉
にカウント方向変更信号を出力する。

動作制御回路３３は、キー入力回路７から入力
されるキー信号にもとづいて、各回路の動作を制
御する。例えばアツプダウンカウンタ回路３１の
リセツト、データセツト、メモリ回路３４のメモ
リ番地の指定、データ書き込みの制御、後述する
基準電圧発生回路６のリセツトを行なわせる。

動作制御回路３３によつて自動選局、手動選
局、メモリ回路３４へのデータの直接書き込み等
の動作が行なわせられる。

自動選局記憶動作がキー入力回路７から指示さ
れているとき、この動作制御回路３３は、レベル
判別回路５の判定信号を受けることによつて、線
l₁₁へのパルス信号の出力を停止し、次いでメモ
リ回路３４の予め使用した数のメモリ番地を走査
し、この走査番地内に記憶されている選局情報を
データ出力線l₁₈₁〜ｌ_18nに出力させる。

上記メモリ番地の走査中において、二重書き込
み検出回路３５に検出信号が生じた場合、動作制
御回路３３は、上記検出信号を受けることによ
り、線l₁₁に再びアツプダウンカウンタ回路３１
のためのパルス信号を出力し始める。

上記メモリ番地の走査期間中において、二重書
き込み検出回路３５に何らの検出信号も生じない
場合、動作制御回路は上記走査の終了時に線l₁₄₁
〜ｌ_14kにメモリ回路３４のための新らたな番地
選択信号を出力し、選局情報としてアツプダウン
カウンタ回路３１の出力２進信号を上記メモリ回
路３４に書き込ませる。動作制御回路３３は、メ
モリ回路３４から線l₁₆を介して書き込み終了信
号を受けることによつて、線l₁₁に再びパルス信
号を出力し始める。

メモリ回路３４は、上記のように動作制御回路
３３から番地選択信号を受ける線l₁₄₁〜ｌ_14kと書
き込み制御信号を受ける線l₁₅と、前記アツプダ
ウンカウンタ回路３１から線l₁₀₁〜ｌ_10nを介して
データを受けるデータ入力線と、データ出力線
l₁₈₁〜ｌ_18nとを持つ。

二重書き込み検出回路３５は、上記線l₁₀₁〜ｌ_1
０ｎを介して上記アツプダウンカウンタ回路３１の
出力２進信号を受け、また上記線l₁₈₁〜ｌ_18nを介
してメモリ回路３４の出力２進信号を受ける。こ
の二重書き込み検出回路３５は減算回路と判別回
路とを含み、一方の入力である上記アツプダウン
カウンタ回路の出力２進信号から上記メモリ回路
３４の出力２進信号を減算し、その減算数の絶対
値が所定以下なら線l₁₇に検出信号を出力する。
上記検出信号を出力させる減算数は、例えばチユ
ーナ回路１において識別する必要のない２つの受
信々号の周波数差に対応するカウンタ回路３１の
２進数差とされる。

レベル判別回路５は、前記線l₄を介してチユー
ナ回路１の出力信号を受け、また線l₂₀を介して
基準電圧発生回路６からの基準電圧を受ける。こ
のレベル判別回路は、上記基準電圧を越える中間
周波数増幅出力信号を判別する。判別信号を線
l₁₂を介して前記動作制御回路３３に供給する。

基準電圧発生回路６は、線l₁₉を介して前記方
向制御回路３２のカウント方向変更信号を受け、
このカウント方向変更信号を受けるごとに、段階
的に変化する基準電圧を出力する。

この実施例における自動選局記憶動作は次のよ
うになる。なお、以下の動作説明においては、そ
れぞれの周波数（f₁、f₂、f₃、f₄、f₅）の放送局が
有るものとし、同調周波数を変化させていつたと
きのチユーナ回路１の出力レベル（Ｖ_F）は上記
各局に対応して第２図のように変化するものとす
る。

キー入力回路７からの自動選局記憶動作の指示
により、動作制御回路３３は、基準電圧発生回路
６、アツプダウンカウンタ回路３１をリセツトす
る。この初期状態設定により、基準電圧発生回路
６は第２図のように最大の基準電圧（TH₁）を出
力し、方向制御回路３２はリセツトされたアツプ
ダウンカウンタ回路３１の出力によりカウントア
ツプ動作を指示する。

上記アツプダウンカウンタ回路３１は線l₁₁の
パルス信号を計数する。上記カウンタ回路３１の
計数動作に応じて、プログラマブルデイバイダ２
３の分周比が変化し、前記のPLL回路２の局部発
振周波数が変化する。これにより選局のための掃
引動作がなされる。この場合、特に制限されない
が、線l₁₀₁〜ｌ_10nの２進数の増加にともなつてプ
ログラマブルデイバイダ２３の分周比が大きくな
つていく。そのため、チユーナ回路１は最小の同
調周波数から動作し始める。

同調周波数（f₃）において上記最大レベルを越
えた中間周波増幅出力が得られたとき、レベル判
別回路５はこれを検出し、線l₁₂に判別信号を出
力する。

動作制御回路３３は上記判別信号を受けること
により、線l₁₁へのパルス信号の出力を停止す
る。これによりアツプダウンカウンタ回路３１の
出力２進信号は固定される。

動作制御回路３３による前記のような制御動作
により、上記カウンタ回路３１の出力２進信号が
メモリ回路３４の最初のメモリ番地内に書き込ま
れ、次いで線l₁₁に再びパルス信号が出力し始め
る。

第２図の場合、判別レベル（TH₁）に達する他
の受信々号がないので、上記線l₁₁に加わるパル
ス信号によつてアツプダウンカウンタ回路３１の
カウント数は、方向制御回路３２の上限検出値に
達する。

方向制御回路３２は上記上限検出値を検出し、
上記アツプダウンカウンタ回路３１に対しダウン
カウント指示信号Ｄを出力する。同時に線l₁₉に
カウント方向変更信号を出力する。

基準電圧発生回路６は、上記カウント方向変更
信号を受けることによつて、上記基準電圧
（TH₁）よりも低い基準電圧（TH₂）を出力するよ
うになる。

上記アツプダウンカウンタ回路３１がダウンカ
ウント動作をするようになることにより、チユー
ナ回路１の受信同調周波数は前記とは逆に最大同
調周波数から低下し始める。

前記周波数（f₃）の放送電波に対するチユーナ
回路１の選択度特性によつて同調周波数（f₃′）
において、このチユーナ回路１から判別回路５に
基準レベル（TH₂）を越える中間周波数増幅出力
が加わる。その結果、この判別回路５から再び線
l₁₂に判別信号が出力される。

動作制御回路３３により、線l₁₁へのパルス信
号の出力が停止され、次いでメモリ回路３４の使
用したメモリ番地が走査される。この場合、メモ
リ回路１の最初の番地内に周波数（f₃）に対応す
る選局情報が記憶されており、この周波数（f₃）
と（f₃′）が近接しているので、二重書き込み検
出回路３５は検出信号を出力する。動作制御回路
３３は、この検出信号によつて、書き込み信号を
出力することなく、線l₁₁にパルス信号を出力す
る。

同様な動作によつて、同調周波数（f₁）になる
と、レベル判別回路５から判別信号が出力され、
線l₁₁へのパルス信号出力が停止され、次いでメ
モリ回路３４が走査される。この場合、周波数
（f₁）に近接する周波数に対応する選局情報がメモ
リ回路３４に記憶されていないので、上記走査中
において二重書き込み検出回路３５には検出信号
が出力しない。その結果、上記走査終了後にメモ
リ回路３４の２番目のメモリ番地に、アツプダウ
ンカウンタ回路３１からの選局情報が書き込まれ
る。

アツプダウンカウンタ回路３１の出力２進信号
が下限検出値まで減少すると、方向制御回路３２
からアツプカウント指示信号とカウント方向変更
信号とが出力される。

以下同様に、カウンタ回路３１のアツプカウン
ト動作とダウンカウント動作がくり返えされ、上
記カウント動作の反転にもとづいて基準レベルが
（TH₃）、（TH₄）、（TH₅）と変更されていく。メモ
リ回路３４の第３、第４、第５番目のメモリ番地
には順に周波数（f₄）、（f₅）、（f₂）に対応する選局
情報が書き込まれる。

この実施例の回路にあつては、多値の判別レベ
ルで選局記憶を行なうものであるため、強電界か
ら弱電界局にわたる広い範囲にわたる自動選局記
憶を行うことができる。

また判定レベルを大きく越える受信局をなくす
ことができるため、正確なチユーニングを行なう
ことが可能となる。すなわち、１つの判別レベル
例えば、判別レベル（TH₄）ですべての局を選局
しようとする場合にあつては、このレベルを大き
く越える局（f₁、f₃）等は、中心周波数（f₁、f₃）か
ら大きくずれた周波数でレベル判別回路１５が動
作することになるのに対し、この実施例において
はレベル判別回路の判別レベル変更とメモリ回路
３４へ近接する選局情報の書き込みの禁止によつ
て正確な選局情報を記憶させることができるので
ある。

この発明は、前記実施例回路に限定されず、選
局制御回路は、マイクロコンピユータ回路又は、
ROM（固定記憶回路）に書き込まれたプログラ
ムに応じて動作するダイナミツク論理回路方式に
置き換えることができる。

また、受信電界強度に応じて実質的に判別レベ
ルを変更する構成であれば特に限定されない。

第３図は他の実施例のブロツク図を示してい
る。この実施例において、１〜５及び７は前記第
１図と同じである。

しかしながら、レベル判別回路５に対しては固
定基準電圧を出力する基準電圧発生回路８が使用
されている。選局制御回路３から線l₁₉に出力す
るカウント方向変更信号は、利得制御回路９に加
えられる。この利得制御回路９はチユーナ回路１
の高周波増幅回路、中間周波増幅回路（いずれも
図示しない）に対し、利得制御信号を出力する。
利得制御回路９は、最初にチユーナ回路１を最少
の利得で動作させ、カウント方向変更信号を受け
るたびに上記利得を増加させる。その結果、前記
実施例と同様に、異なる電界強度の受信々号に対
し、正確にチユーニングすることができるように
なる。

この発明は、AM又はFMチユーナ回路に広く
利用できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロツク
図であり、第２図は、上記回路を説明するための
図、第３図は、他の実施例のブロツク図である。 １……チユーナ回路、２……PLL回路、２１…
…局部発振回路、２２，２５……分周回路、２３
……プログラマブルカウンタ、２４……位相検波
回路、２６……ループフイルタ、３……選局制御
回路、３１……アツプダウンカウンタ、３２……
方向制御回路、３３……動作制御回路、３４……
メモリ回路、３５……二重書き込み検出回路、４
……基準信号発生回路、５……レベル判別回路、
６……基準電圧発生回路、７……キー入力回路。

Claims (1)

1. 【特許請求の範囲】 １ プログラマブルデイバイダを含む周波数シン
   セサイザ方式のチユーナ回路と、上記プログラマ
   ブルデイバイダの分周比を変化させる掃引回路
   と、上記チユーナ回路の出力電圧を基準信号との
   比較で判別するレベル判別回路と、上記レベル判
   別回路の出力にもとづいて上記チユーナ回路の同
   調周波数に対応した選局情報を記憶する記憶回路
   と、上記レベル判別回路の判別信号を生じさせる
   ための上記基準信号のレベルを変化させる制御回
   路とを含み、上記プログラマブルデイバイダの分
   周比が所定順序で所定範囲で変化した後上記制御
   回路は上記基準信号のレベルを異なる値に変化す
   ることにより上記記憶回路に強電界強度信号受信
   時の選局情報を優先して記憶させるようにしてな
   る自動選局記憶システムであつて、上記プログラ
   マブルデイバイダの分周比が所定順序で所定範囲
   で変化した後上記制御回路は上記基準信号のレベ
   ルを絶対値的に小さな値に変化せしめることによ
   り弱電界強度信号受信時の選局情報を上記記憶回
   路に記憶させることを特徴とする自動選局記憶シ
   ステム。 ２ 弱電界強度信号受信時の選局情報の上記記憶
   回路への記憶に際して上記記憶回路にすでに記憶
   された上記強電界強度信号受信時の上記選局情報
   と同一の選局情報の記憶は二重書き込み検出回路
   の検出信号によつて禁止されることを特徴とする
   特許請求の範囲第１項記載の自動選局記憶システ
   ム。