JPS615499A

JPS615499A - アナログ信号サンプル値に対するデ−タ記憶アレイ装置及びサンプリング方法

Info

Publication number: JPS615499A
Application number: JP60069877A
Authority: JP
Inventors: ジエイムズ　テイ　ウオーカー; アール　エス　ラーセン; スチーブン　エル　シヤピロ; ソー　イク　チヤイ; デイートリツヒ　アール　フレイタグ; マーチン　ブリーデンバツハ
Original assignee: Leland Stanford Junior University
Current assignee: Leland Stanford Junior University
Priority date: 1984-04-02
Filing date: 1985-04-02
Publication date: 1986-01-11
Also published as: AU4058085A; EP0157607A3; CA1230421A; EP0157607A2; DE3587082D1; EP0157607B1; AU579856B2; DE3587082T2; US4811285A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は一般にアナログ記憶装置に係り、特に、パルス
中が数十ナノ秒の範囲内圧あるアナログパルス情報の極
高速すン！リングのためのデータ記憶アレイ装置及びサ
ンプリング方法に関する。

従来の技術大規模物理的検知装置において益々重要化している問題
は、アナログパルス情報を、数十ナノ秒の範囲内のパル
ス中に対して、／％程度の正確度で、及び１１ビット（
２ＯＯＯ中の／）程度のダイナミックレンジでサンプリ
ングし且つ記録することである。種々の検知装置からの
出力に関する高精度の時間及び振巾の情報の発生は、高
エネルギー物理学、核インパルスに関連する信号の過渡
的ディジタル化、レーザ核融合、光通信、及び一般の研
究室の測定方法を含む種々の用途において極めて重要な
ものである。大部分の従来の装置においては、サンプリ
ングされるべき信号が上記ダイナミックレンジの下端へ
近づくにつれて正確度が著しく低下する。

また、信号の時間及び振巾の測定についての数十万にも
及ぶ情報チャネルを有するというような　　　　　１大
規模の実験からのデータを整備及び記録する際にけアナ
ログパルス記憶装置が屡々用いられる。

また、パルス中が極めて小さく、数十ナノ秒の範囲内に
あるので、１１ビット程度の正確度を保持しながらなさ
れる７秒当りコ×／θ８サンプルという有効サンプリン
グ速度が望ましい。

極めて小さい巾のパルスに対してアナログパルス情報を
モニタ及び記録しようという従来の試みにおいては、し
きい値検知器が屡々用いられている。しかし、この検知
器では、検討中のパルスについての詳細な解析は得られ
ない。

また、数十ナノ秒以下というようなパルス中を有するパ
ルスを横切る最大限数のサンプルを提供するには、サン
プルクロック間隔が極めて規則的であり且つ極めて高い
周波数であるべきである。

そのために、高度に規則的であり、従って大きな規模に
おける再現性が極めて高いサンブリングセル設置ｔ　ｋ
有するチンノの提供が強く要望されている。

多重チャオルがある場合に対して従来からある畠速すン
グリングの方法においては、カスケード接続された個別
のサンプル及びホー化ド素子を各チャネルに用いている
。しかし、個別素子を用いることは、駆動問題がち為の
で、配設できるチャネルの数を制限することとなり、ま
た、素子の大きさ及び速度が、／チャネル当りの作シ得
るサンプルの数を制限する。

従来からある第λの装置としてはレテイコン（ＲＥＴＩ
ＣＯＮ　）　、を左０／があり、これは周知のバケット
プリゲートデバイスである。しかし、このデバイスは、
上述の装置におけると同じように、カスケード接続する
必要がある。従って、これにも駆動問題及び大きさ上の
制限がある。−１た、回路を設計する方法の理由で、極
めて厄介な丈ンプリングゲートのクーグル遅延による以
外は、サンプリング速度を制御することができない。サ
ンブリングアバ−チャタイムが比較的制限される。核科
学に関するＩＥＥＥ会報、第Ｎ３３０巻Ｃｌ９ｇ３年λ
月）の第、３３ｑ頁ないし第、３’ｌ／頁に記載されて
いるアナログ記憶装置は、遅延線葡使用しているので、
上記と同じ制限を受ける。

一般に用いられている他の方法としては、高速またはフ
ラッシュＡＤＣアナログ・ディジタルコンバータ全容ナ
ヤネルに配設するというものがある。

かかる装置は／秒当Ｆ）１００×７０”サンダル（／　
００　ＭＨｚ　）の速度で働くが、これで得られる正確
ＦＫｔｉ、工夫をこらした追加の回路によって広げない
限り、左ないし６ビツト以下である。コンバータ１つの
費用及び各コンバータに対する電力消費はいずれも大形
の装置に対しては不所望に高く、１００．０θ０チャネ
ル以上の大形の装置に対しては実用困難となる可能性が
ある。

発明の目的本発明の目的は、広いダイナミックレンジにわたってｉ
％Ｉｆの正確度を保持することのできるアナログパルス
サンプリング用の装置及び方法を提供することにある。

本発明の他の目的は改良されたアナログパルス記憶集積
回路を提供することにある。

本発明の更に他の目的は、各チャネル上で運ばれるｆｉ
号値を検知するのに用いられる小形、低電力、及び安価
な集積式検知装置を提供することにある。

本発明の更に他の目的は、所与のチャネル上の一つのパ
ルスに対して複数のサンプル点ヲ含ンでおり、各サンプ
ルは約７ナノ秒のアパーチャを有し、サンプルタイムの
位置エラーが０．／ナノ秒ま友はそれ以下であるアナロ
グパルスサンプリング情報を提供することにある。

本発明の更に他の目的は、サンプリング用チップの費用
を低減し、その速度を最大限化するという問題を解決す
るようにした集積回路を提供することにある。

発明の構成本発明に係るアナログ記憶集積回路は上記従来の制限を
克服するようにし次ものでろり、該集積回路における各
記憶セルは、アナログパルス情報を受取るパルス入力端
子と、規定のアパーチャに対するアナログ信号値を記憶
するための記憶コンデンサとの間にλつの入力ゲー）１
−有しているものである。上記セルは行及び列に配置さ
れ、上記入力ゲートハ行及び列の別々のクロックによっ
て制御される。上記クロックのうちの一つは比較的低速
で働き、他方のクロックはサンプリング速度で働く。デ
ータは、上記ａつのクロックが一致したときにのみ各セ
ルによって読出し及び記憶される。従って、上記低速の
クロックが列クロックであり、上記高速のクロックが行
うロックであるとすると、上記列クロックは、その列内
の全ての行セルが上記行うロックによって作動させられ
ｔ後にのみ、列から列ヘシフトする必要がある。

この装置を用いる際には、一方のクロックは連続的にラ
ンしており、他方のクロックは、サンプリフ／されるべ
きパルスの検知により、または既知のタイムマーカもし
くはトリガの受取シにより、サンプリングされるべきデ
ータパルスの到着と同期して始動させられる。

本発明のデータ記憶アレイにおいては、テップ上の全て
の記憶セルと同設計であるがアナログパルス情報につい
ては側も受取ることをしない別個の基準セルが設けられ
ている。

本発明装置の他の態様においては、列は垂直方向に半分
ずつに分割される。

作用上述の如き規則的アレイのセルを有するチップ設計を用
いると、該アレイをカスケード接続し、記憶されている
セルデータが読出される前のｌチャネル当りのサングル
数金拡大することができる。

また、一つのチャネル上に現われる全てのアナログパル
スサンダル情報を別々に記憶するのに十分な数のセルを
設ければ、記憶時間を、終局的データ記憶装置と両立で
きる任意の長さに延長することができる。

また、上述のアナログ記憶セルを、各セル中の記憶コン
デンサの出力と並列に、各セル内に設置ｒｊ−られてい
る整合したトランジスタを介して読出すことにより、上
記セル上のアナログ情報の記憶時間に伴なう劣化を勘案
することができる。ま几、基準セル出力及び記憶コンデ
ンサセル出力に対して整合したトランジスタの対を介し
て情報を差分的に読出することにより、各セルに記憶さ
れてぃるアナログデータの大きさの確実な正確度を保持
することができる。

また、利金上述のように半分ずつに分割することにより
、上記列の下半分にあるセルに対する制御器を作動させ
る列パルスは、上記列の他の半分に対する制御ゲー）１
作動させるのに用いられるパルスと、リアルタイムで重
なることができる。

行作動の数字的シーケンスをインタリーブすることによ
り、実際のパルス書込み（記憶）速度が最適化され、し
かも人力クロックタイミング回路の複雑さが最小限化さ
れる。

本発明の上記及び他の利点は、本発明の実施例について
図面を参照して行う以下の詳細な説明から明らかになる
。

実施例本発明のアナログ記憶集積回路の基本的な諸素子を第１
図に示す。これらの素子は全て、行うロックトリガ全具
備する行ゲートパルス発生器１２以外は、オンチップ型
として示しである。記憶されているデータを遠隔メモリ
に対して読出すために差動バッファ（図示せず）も設け
られている。

一般に数十ナノ秒のアナログパルスである入力信号が、
入力端子ＳＩＧ／及び５ＩＧ２４介して、全てのセルの
全ての入力端子に同時に与えられる。一般に、第７図に
示す工うに、１６×／乙マトリックスに配列された各ザ
ンゾラチップ上に２３６個のセルがある。各セルは、第
３図に略示する回路に従って設計されている。図示のよ
うに、上記セルの各々は記憶コンデンサ２０を有してお
り、該コンデンサは、入力ゲートトランジスタＱ／、Ｑ
２の両方がターンオンしている期間中にのみ電荷を格納
スる。第３図のセルの他の細部については後で説明する
。

再び第７図について説明すると、行ゲートクロックパル
ス発生器１２はアナログパルスサンプリング速度で連続
作動する。人力線ＳＩＧ／　、５ＩＧ２上のアナログデ
ータパルスの到着は、実際のパルスを検知するしきい値
検知器、またはアナログバナルスの受取りと調時した関係で送り出されるトリガパル
スを受取るパルス検知器により、信号される。そこで、
列カウンタ２８をターンオンすると、列クロック入力信
号がメモリセルの各々に順々に送信されろ。各セルに対
するこの信号を、第３図においてゲートＱ２におけるφ
。とじて示す。どれかのゲートにおいて行及び列の各ク
ロック信号が一致すると、データパルスの簡略アナログ
サンプル（アパーチャ約／ナノ秒）が−１・記記憶コン
デンサに記憶される。信号の記憶は、φｆが高レベルか
ら低レベルへ遷移するときに生じ、トランジスタＱ／ｆ
、ターンオフする。φ。が低レベルであり、従ってトラ
ンジスタＱ２がオフとなっている。

ならば、上記記憶された値は、φｆ　が高レベル状態に
あるときによって変化するということはない。

上記ゲートトランジスタは、行うロック発生器１２、並
びにユニットドライバ２９及びシフトレジスタ３０ケ山
する列ゲートパルス発生器即ちカウンタ２８に工って別
々に作動させられる。このメモリセルの配置については
λつの点）重要である。

７６個の高速クロックパルスが、インタリーブされる行
に提供される。即ち、７６個の入カ端子−ヒの番号が行
がトリガされる順序ｆ；ｃ表わす。これは、列をさかの
は゛る列クロック信号の伝播時間を考慮してのことであ
る。即ち、９１Ｊクロック信号は、信号を４赤めて高速
に運ぶ金Ｎ線路上で水平に転送されるが、このクロック
信号は、より長い伝播遅延５ｃ有するポリシリコン線路
を垂直上方へ走るからである。列ゲートがトリガされる
速度は高く、−列当りｇθナノ秒に割当てられるに過ぎ
ないので、各列ＦｉＳ夾上λつのセクションに分割され
る。即ち、／列１６セルの各垂直列においで、上記セル
のうちのｇつがシフトレジスタ及びドライバ２８の７つ
の出力によってトリガされる。他のｇつのセルはＪ：ｊ
（−の出力でトリガされる。即ち、例えは、トリガＪ誼
序（／ないしざ、９ないし１６）にある−５ｅ　互＋７
）　群Ｇ＋）セル充、交互の列クロック出方（φ０□、
φｃ２）Ｉ／こ１ってトリガされる。従って、列クロッ
ク４８゛号忙列ＶＣ与える人力シフトレジスタ２８は３
．２個の出力端子（φ６、　・・・φｃ９ユｌ？Ｉ−自
す。箒２図に示す人力シフトレジスタ２８＃′ｉ１組の
半シフトレジスタ３Ｇ及び付属のドライバｔ−具備して
おり、これらはいずれも標牟設計のものである。この調
時された記憶動作を実施するのに用いる主な制御信−１
５ヲ第ユ図及び第１図に示してあり、これら信号は次の
通りである。

ｌＮＨ３：　　列アクセスドライバへ走る。低レベルで
ある場合には、列クロックをターンオフし、従って、タ
ーンオンされるセルはなく、前に記憶されていたデータ
が１だ読出されていないセルにデータ？！−ｄ己憶させ
ようとすることが妨げられる。

φ１ｓ＼φ２Ｓ　：　、１組の半シフトレジスタを駆動
する次めのλつの位相列クロック。第５図に示す列クロ
ックパルスのオーバラップ出力があるので、これは必要
である。

ＲＥＳＥＴ　：　　全てのレジスタを始動状態に初期設
定する。

５ＴＡＲＴ　：　　ビットケ第７のレジスタに入れ、φ
１５、φ２ｓによってレジスタを通って進ませるように
する。

ＩＮＩ−ＩＲＩ　：　　低し／ヘルである場合には、全
ての列クロック’ｌ（Ｑにクリヤする。高レベルである
場合には、再循環が生じ、従って、最初の２つの半シフ
トレジスタは高レベルとなり（第２図参照）、残りのも
のはゼロとなっている。

面：　セルがカスケード接続されていると、次のチップ
におけるデータ記憶を開始すべき適切な時にこの信号出
力が生ずる。

第２図に詳細に示す再循環ロジック３５ｔｉ上記最後の
３つの信号に応答し、及びこれらを発生する。他の上記
の信号の発生は周知の方法でなされる。

×及びｙの各座標出力シフトレジスタ３２及び３４は第
２図に示すものと類似の設計のものである。これらシフ
トレジスタは、一般には入力速度よりもかなり遅い同速
度でランするので、テッグ設計を簡単化するためにクロ
ックロジックが用いられている。

メモリセル自体の設計について説明すると、第３図に示
すように、各セルは、入力セクションのほかに、高度に
線形の出力段を有す。詳述すると、各セルは、ノンロー
ディン・グ読出し増巾器セクション４０、及びコンデン
サ２０に格納されている電荷の線形表示を多重読出し部
４２及び４４を通じてチップ出力端子ＯＵＴ及び百５搬
送するための多重読出し部４２を有す。

ノンローディング増巾器４０及びバッファ増巾器即ち読
出し部４２を有する出力セクションの各々は、整合しｔ
対をなす同じ構造のトランジスタを具備している。増巾
器４０のトランジスタＱ、ｔへの入力線はコンデンサＣ
５に接続されている。

従って、出力シフトレジスタ３２及び３４からの読出し
信号φＸ及びφ、が一致すると、点Ａにおける電圧は、
コンデンサＣ５に格納されている電圧を追跡する。

カレントミラーとして働くためのトランジスタ０７、及
び点Ａにおける電圧をゲートに印加させ及びソース追従
体として働くトランジスタ０９に設けることにより、コ
ンデンサ２０に格納されている電圧の大きさの線形表示
を、マルチブレフサ即ち読出し部４４を介して出力バス
に与えることができる。

温度補償及びコンデンサからの漏洩に備えるｔめに１第
を図に詳細に示す基準セル６０が各チップ上に設けられ
ている。第を図から解るように、基準セル６０の設計は
、アレイ内のメモリセルの各々の設計と同じである。上
記セルは、全てのデータセルが七の記憶すべきデータを
受取つｔ後、ｌＮｌ−１５Ｋよってパルスを発生させら
れる。従って、トランジスタ０４に印加される電圧Ｖｒ
ｅｆ　ｌ’ｊ一つの差動基準値を提供し、該基準値はト
ランジスタＯｇＸ　Ｑ１０、Ｑ／ｌ及びＱ／ｌｌを介し
て出力バスへ与えられる。従って、温度変化及びコンデ
ンサ漏洩を明らかにする基準値が常に得られる。従って
、差動出力として読取られる出力はアナログパルスサン
ダルを正確に表わす。ＶＳｌｇに対して読出される差動
信号の使用は、コンデンサＣｓ及びＶｒｅｆからマルチ
ブレフサ４４を通って出力端子までの整合したトランジ
スタの対４０及び４２の注意深い使用とともに１グロセ
ス及び温度変化に基づく信号値エラーを防止する。

記憶されるアナログ値の正確度を更に高める几めに更に
、、２つのトランジスタＱ３及びＱグがセル入力段に設
けられている。各メモリセル内に設ケられている記憶コ
ンデンサ２００両端間に接続されているトランジスタｏ
＋１ゲートするために信号φｒｅｓｅｔが与えられる。

これは、データが遠隔記憶装置へ読出され几後に記憶コ
ンデンサ２０をアースへ排流することに許すために与え
られる。

λつのトランジスタＱ／とＱ、２との間にちるノードに
接続されているトランジスタ０３にゲートするために第
２の信号φＩＮ）−１が与えられる。こｎは、この中間
のノードを接地するために用いられ、これにより、連続
的に走っている高速行うロックパルスを受取るゲートで
ある第７のゲートからのどんな漏洩電流、ゲー１−ｉた
は信号フィードスルーも記憶コンデンサ２０の読出しに
影響を与λ−ないようにする。

発明の効果本さ）明にかかる集積回路の設計は、物理的データ記録
の分野において多くの顕著な利益を奏する。

アナログ記憶セルに対するＮＨＯ２Ｉｃ技術の使用は、
集積回路の再現が容易となり且つ電力消費が低くなるの
で、密度が一桁改善され、極めて大規模の実用的装置の
製作全可能ならしめる。メモリセルアレイ内の全てのセ
ルが同じ構造であるので、記録されるアナログサンプル
の正確度が格段に改善される。電力消費は、フラッシュ
Ａ／Ｄコンノ々−タの工うな従来の方法に比べて格段に
低減する。駆動用に必要となるどの高電力回路も、多数
のチャネルが共用することができる。ダイナミックレン
ジ、ザンゾリングアバーチャ、及び正確度は従来の方法
に比べて大１］に改善される。６ビツト（Ａ’ｌ中の／
）と比較して１１ビット（２０００中の／）の正確度が
得られる。大規模装置における／チャネル当りの費用が
格段に低減する。性能係数〔（速Ｉｆ：）　Ｘ　（ダイ
ナミックレンジを費用で除しに値ン〕は、現在ある代替
手段と比較しで、少なくとも／θ０対／の改善率を示す
。当業者には解るように、本発明に対しては、特許請求
の範囲に１′ 記載の如き本発明の範囲内で種々の変形を行うことが可
能である。

’１．　ＩＩＩ　面ノ簡ｔ、１ｔ　ｈ　Ｒ間第１図は本
発明にかかるアナログ記憶集積回路装置のブロック線図
、第４図は本発明にかかるオンチップ入力シフトレジス
タの詳細ブロック線図、第３図は第１図に示す／乙×／
乙メモリセルアレイ内に設けられたセルの各々の構造を
示す回路図、第９図は本発明にかかる基準セルを詳細に
示す図、！＜　３図は、ａつの列の相対的タイミング、
各列内のセルの分割線に対するクロックパルス、並びに
行及び列の夕・イミングパルスの相対的タイミングを示
す曲線図である。

１２・・・行ゲートパルス発生器、２０・・・記憶コンデンサ、２８・・・ダリカウンタ、３２・・・Ｘ座標出力シフトレジスタ、３４・・・Ｘ座
標出力シフトレジスタ、４２．４４・・・多重読出し部
、６０・・・基準セル。

Claims

【特許請求の範囲】

（１）一連りのアナログ信号サンプル値を記憶するため
の高速データ記憶アレイ装置において、行及び列に配置
された複数のセルと、上記アレイの各行を選択的に作動
させるための手段と、上記アレイの各列を選択的に作動
させるための手段と、上記信号を上記アレイのセルに与
えるための入力手段と、行及び列のクロック手段に応答
し、上記一連りのアナログパルスサンプル値を記憶する
ために上記セルの各々を次々に作動させるための手段と
を備えて成るデータ記憶アレイ装置。
（２）セルの各々が、入力端子とアナログパルスサンプ
ル値を記憶するためのセル内の手段との間に接続された
１対のゲートを具備しており、上記ゲートは行及び列の
作動手段に応答するようになつている特許請求の範囲第
（１）項記載のデータ記憶アレイ装置。
（３）行及び列の作動手段が、第１及び第２の繰返し速
度で作動するクロック従動装置を具備している特許請求
の範囲第（１）項記載のデータ記憶アレイ装置。
（４）セル内の記憶手段が、アナログサンプルのタイム
アパーチャを決定する短い時定数を有するＲＣ回路を形
成するためにゲートの内部抵抗と協同するコンデンサを
具備している特許請求の範囲第（１）項記載のデータ記
憶アレイ装置。
（５）スイッチがｎ型チャネルを具備している特許請求
の範囲第（４）項記載のデータ記憶アレイ装置。
（６）行及び列の作動手段が、第１及び第２のクロック
ドライバと、サンプリングすべき信号を検知するための
手段とを具備しており、上記クロックドライバのうちの
一つは連続的にランし、上記クロックドライバのうちの
第２のものは上記信号を検知するための手段に接続され
てこれによつて作動させられる特許請求の範囲第（３）
項記載のデータ記憶アレイ装置。
（７）更に、２つの入力ゲートと、記憶コンデンサとを
具備し、且つアレイの各セルの出力端子と並列接続され
た出力端子を有する基準セルを備えており、上記コンデ
ンサ上の減衰する電圧は上記アレイの各セルにおいて生
ずる時間に伴なうセル記憶電圧の名目減衰を表わす特許
請求の範囲第（６）項記載のデータ記憶アレイ装置。
（８）アレイ内の列の各々が第１及び第２の部分に分割
されており、クロックドライバの第２のものが、上記列
の第１及び第２の部分へ走る別々の出力端子を有してお
り、上記出力端子からの出力クロックパルスの交互のも
のは時間的にオーバラップする特許請求の範囲第（６）
項記載のデータ記憶アレイ装置。
（９）行作動用手段が、連続的にランするクロックを具
備しており、次々に続く行作動用パルスはアレイの交互
の行に接続される特許請求の範囲第（８）項記載のデー
タ記憶アレイ装置。
（１０）ｎ個の連続的に番号づけされた行を備えており
、１からｎ／２まで番号づけされた行は（ｎ／２）＋１
からｎまで番号づけされた行とインタリーブされる特許
請求の範囲第（９）項記載のデータアレイ装置。
（１１）セルの各々が、コンデンサに接続された電圧追
従体と、上記電圧追従体と出力バスとの間に接続され、
格納された電圧インクリメントの線形表示を上記出力バ
スへ転送するようになつている多重出力装置とを具備し
ている特許請求の範囲第（１０）項記載のデータ記憶ア
レイ装置。
（１２）ＲＣ回路の時定数が１ナン秒よりも小さい特許
請求の範囲第（４）項記載のデータ記憶アレイ装置。
（１３）更に、入力スイッチの出力端子とコンデンサと
の間に接続され、上記コンデンサを接地させるためにリ
セット信号に応答するスイッチを含んでおり、もつて信
号のシーケンスの迅速なリセットがなされる特許請求の
範囲第（４）項記載のデータ記憶アレイ装置。
（１４）更に、読出しサイクル中にスイッチ出力端子の
うちの少なくとも１つを接地するための手段を備えてお
り、もつて、入力スイッチの信号漏洩が装置のセルから
の出力電圧に影響を与えないようになつている特許請求
の範囲第（１３）項記載のデータ記憶アレイ装置。
（１５）更に、行作動用読出し信号を発生するための第
１のシフトレジスタ手段と、列読出し信号を発生するた
めの第２のシフトレジスタ手段とを具備するアレイ内に
記憶されているデータを読出すための手段を備えており
、上記列読出しシフトレジスタは、各行が上記行シフト
レジスタによつてパルス発生させられるたびごとに１列
ずつ進む特許請求の範囲第（２）項記載のデータ記憶ア
レイ装置。
（１６）更に、行シフトレジスタ手段によるサイクルを
完成させて列シフトレジスタを進ませるために上記行シ
フトレジスタ手段とクロックシフトレジスタ手段とを接
続する手段を備えている特許請求の範囲第（１５）項記
載のデータ記憶アレイ装置。
（１７）行及び列に配置されたセルのアレイを用いる極
高周波数アナログパルスサンプリングの方法において、
上記列の各々を選択的に作動させながら、上記アレイの
各行を選択的に作動させる段階と、上記アレイの各列を
作動させる段階と、上記アレイのセルに信号を与える段
階とを有し、上記行は最小パルスサンプリング間隔を決
定する時間間隔にわたつて作動させられることを特徴と
するサンプリング方法。
（１８）行は連続的サイクル的に作動させられ、列は、
サンプリングされるべきパルスの受取り中にのみ作動さ
せられる特許請求の範囲第（１７）項記載のサンプリン
グ方法。
（１９）行は、列が作動させられる速度の倍数の速度で
作動させられる特許請求の範囲第（１８）項記載のサン
プリング方法。
（２０）更に、アレイ内のセルと同構造であるが信号入
力を受入れることをしない基準セルを設ける段階を有し
、及び、各上記セルの出力を上記基準セルの出力と比較
した差分出力として読取り、もつて漏洩及びオフセット
を勘案する段階を含んでいる特許請求の範囲第（１９）
項記載のサンプリング方法。
（２１）各列が、同数のセルを有する２つのセクション
に分割され、しかして、リアルタイムで重なる上記セク
ションのセルに作動パルスを与えて各上記セルに対する
書込み速度を最大限化する段階を含んでいる特許請求の
範囲第（１９）項記載のサンプリング方法。
（２２）パルスサンプリングサイクルにおいてｎ行の交
互のものを作動させ、列クロック通路における伝播遅れ
によつて生ずるサンプル間隔時限を減少させるように第
１ないし第ｎ／２の行は第（ｎ／２）＋１ないし第ｎの
行とインタリーブされる段階を含んでいる特許請求の範
囲第（２１）項記載のサンプリング方法。