JPS6155694A - 色検出回路 - Google Patents
色検出回路Info
- Publication number
- JPS6155694A JPS6155694A JP59177983A JP17798384A JPS6155694A JP S6155694 A JPS6155694 A JP S6155694A JP 59177983 A JP59177983 A JP 59177983A JP 17798384 A JP17798384 A JP 17798384A JP S6155694 A JPS6155694 A JP S6155694A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- color
- data
- bit
- comparison
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プロセッサ及びメモリを備えるディスプレイ
において、プロセッサが指定した色を画面中から検出す
る色検出回路に関する。
において、プロセッサが指定した色を画面中から検出す
る色検出回路に関する。
パーソナルコンピュータはプロセッサ（ＣＰ Ｕ）ディ
スプレイ （ＣＲＴ） 、及びメモリ （ＶＲＡＭ：ビ
デオ ランダム アクセスメモ１月を備え、表示すべき
文字または図形のパターンデータを該メモリに書込み、
これを読出してＣＲＴに表示するという方式のものが多
い。表示がカラーで行なわれるときＣＲＴ （陰極線管
）は当然カラーチューブになり、ＶＲＡＭはＲ（赤）、
Ｇ（緑）、Ｂ（青）用の３ （ｉｆで構成される。これ
らの３色はアナログ的に組合わせると多種の色になるが
、デジタル的な組合せ即ちＲを採用（１）または不採用
（０）とするというような方式では、得られる色は７色
である。そこで輝度（１）も加え、７色とその明暗を加
えて多様性を増す、タイルペイントと呼ばれる方式をと
って更に多種多様とすることもある。
スプレイ （ＣＲＴ） 、及びメモリ （ＶＲＡＭ：ビ
デオ ランダム アクセスメモ１月を備え、表示すべき
文字または図形のパターンデータを該メモリに書込み、
これを読出してＣＲＴに表示するという方式のものが多
い。表示がカラーで行なわれるときＣＲＴ （陰極線管
）は当然カラーチューブになり、ＶＲＡＭはＲ（赤）、
Ｇ（緑）、Ｂ（青）用の３ （ｉｆで構成される。これ
らの３色はアナログ的に組合わせると多種の色になるが
、デジタル的な組合せ即ちＲを採用（１）または不採用
（０）とするというような方式では、得られる色は７色
である。そこで輝度（１）も加え、７色とその明暗を加
えて多様性を増す、タイルペイントと呼ばれる方式をと
って更に多種多様とすることもある。
デジタル的な使用法ではＣＲＴの管面ばドツトの集合で
扱われ、例えば水平方向に６４０ドツト、垂直方向には
水平走査線数だけのドツト等とされる。カラーの場合、
該ドツトはＲ，Ｇ、Ｂ３ビットからなる。か−るドツト
で見てＲについては０１０１０１、・・・・・・Ｂにつ
いては１０１０１０．・・・・・・、Ｇ＝Ｉ＝Ｏとする
と、つまり赤ドツトと青ドツトが交互に並ぶと、人間の
目には赤と青の中間色に見え、これがタイルペイントと
呼ばれる技法である。
扱われ、例えば水平方向に６４０ドツト、垂直方向には
水平走査線数だけのドツト等とされる。カラーの場合、
該ドツトはＲ，Ｇ、Ｂ３ビットからなる。か−るドツト
で見てＲについては０１０１０１、・・・・・・Ｂにつ
いては１０１０１０．・・・・・・、Ｇ＝Ｉ＝Ｏとする
と、つまり赤ドツトと青ドツトが交互に並ぶと、人間の
目には赤と青の中間色に見え、これがタイルペイントと
呼ばれる技法である。
またメモリチップは一般に１アドレス１メモリセルであ
り、あるアドレスでアクセスすると１メモリセル従って
１ビツトに対しデータ書込み／読出しが行なわれるだけ
である。しかじか＼るメモリチップを複数個例えば８個
並列に使用すると、８ビット同時アクセス可能になる。
り、あるアドレスでアクセスすると１メモリセル従って
１ビツトに対しデータ書込み／読出しが行なわれるだけ
である。しかじか＼るメモリチップを複数個例えば８個
並列に使用すると、８ビット同時アクセス可能になる。
パーソナルコンピュータではＣＰＵのバス幅は８．１６
ビツトなどであるから、同時アクセス可能メモリセル数
をバス幅に等しく選んでおくと、バス幅単位でデータ処
理することができる。こ＼ではバス幅は８、従って８ピ
ント単位の処理が可能、とする。
ビツトなどであるから、同時アクセス可能メモリセル数
をバス幅に等しく選んでおくと、バス幅単位でデータ処
理することができる。こ＼ではバス幅は８、従って８ピ
ント単位の処理が可能、とする。
パーソナルコンピュータでは画面中の図形に色を塗る、
ある色の図形を他の色に変えるという操作が行なわれる
。図形の色を変える（チェンジカラー）場合はＶＲＡＭ
を読出して、指定された色の部分を検出し、それを他の
色に変える（そこへ他の色のデータを書込む）ことで行
なわれ、ハードウェアで処理できる。色を塗る（ペイン
ト）場合は図形の始点と終点つまり走査方向でみて右側
輪廓点と右側輪廓点を求め、これらの間を指定された色
にする。これはソフトウェアで処理するのが普通で、ハ
ードウェアでは処理しにくい。ソフトウェアでの色変更
にはパレット機能が広く使われている。これはカラーコ
ードを変更するもので、例えばＣ０ＬＯＲ＝ （２，６
）としてカラーコード２ （赤）はカラーコード６ （
黄）に変更することを階示し、次いでＣ０ＬＯＲ２，Ｐ
Ｒ（ＮＴ“Ｘ”とすれば文字Ｘが黄で表示される。この
パレット機能はカラーコードの変更で色変更を行なうの
で、画面全体の当該色が変更され、画面一部のみ色変更
することはできない。
ある色の図形を他の色に変えるという操作が行なわれる
。図形の色を変える（チェンジカラー）場合はＶＲＡＭ
を読出して、指定された色の部分を検出し、それを他の
色に変える（そこへ他の色のデータを書込む）ことで行
なわれ、ハードウェアで処理できる。色を塗る（ペイン
ト）場合は図形の始点と終点つまり走査方向でみて右側
輪廓点と右側輪廓点を求め、これらの間を指定された色
にする。これはソフトウェアで処理するのが普通で、ハ
ードウェアでは処理しにくい。ソフトウェアでの色変更
にはパレット機能が広く使われている。これはカラーコ
ードを変更するもので、例えばＣ０ＬＯＲ＝ （２，６
）としてカラーコード２ （赤）はカラーコード６ （
黄）に変更することを階示し、次いでＣ０ＬＯＲ２，Ｐ
Ｒ（ＮＴ“Ｘ”とすれば文字Ｘが黄で表示される。この
パレット機能はカラーコードの変更で色変更を行なうの
で、画面全体の当該色が変更され、画面一部のみ色変更
することはできない。
色変更をソフトウェアで行なうにはＣＰＵがＶＲＡＭｔ
−読み出し、指定された色を検出することが必要で、そ
してカラーの場合は上記のようにＶＲＡＭば３（固また
は４（固あるからこれらのＶＲＡＭを８ビット単位で逐
次読出し、先に続出したデータはレジスタ又はバッファ
メモリに格納しておき、最後まで読出した段階でこれら
の８ビツトデータ３〜４個が指定された色データと一致
するか否かを比較、検出しなければならない。これは時
間を要する。
−読み出し、指定された色を検出することが必要で、そ
してカラーの場合は上記のようにＶＲＡＭば３（固また
は４（固あるからこれらのＶＲＡＭを８ビット単位で逐
次読出し、先に続出したデータはレジスタ又はバッファ
メモリに格納しておき、最後まで読出した段階でこれら
の８ビツトデータ３〜４個が指定された色データと一致
するか否かを比較、検出しなければならない。これは時
間を要する。
それ数本発明は色検出はハードウェアで行なってペイン
ト、チェンジカラーなどの処理を高速に実行可能にしよ
うとするものである。
ト、チェンジカラーなどの処理を高速に実行可能にしよ
うとするものである。
本発明は、プロセ・Ｚザと、該プロセッサが出力するア
ドレスでアクセスされる赤、青、縁周ビデオメモリを備
え、該メモリに書込んだ色データを読出してカラーチュ
ーブに表示させるディスプレイ装置における色検出回路
において、前記プロセッサにより検出すべき色のデータ
を書込まれる比較レジスタと、前記プロセッサにより赤
、青、緑用各ビデオメモリから読出された複数ビット単
位のデータをラッチする回路と、該ラッチ回路の出力と
比較レジスタの出力とを赤、青、緑別及びビット別に比
較する比較回路と、該比較回路の出力が赤、青、緑とも
一致するビットで一致を、その他のビットで不一致を示
す出力を生じこれを前記プロセッサへ入力する比較結果
合成回路とを備えることを特徴とするが、次に実施例を
参照しながら構成、作用を詳細に説明する。
ドレスでアクセスされる赤、青、縁周ビデオメモリを備
え、該メモリに書込んだ色データを読出してカラーチュ
ーブに表示させるディスプレイ装置における色検出回路
において、前記プロセッサにより検出すべき色のデータ
を書込まれる比較レジスタと、前記プロセッサにより赤
、青、緑用各ビデオメモリから読出された複数ビット単
位のデータをラッチする回路と、該ラッチ回路の出力と
比較レジスタの出力とを赤、青、緑別及びビット別に比
較する比較回路と、該比較回路の出力が赤、青、緑とも
一致するビットで一致を、その他のビットで不一致を示
す出力を生じこれを前記プロセッサへ入力する比較結果
合成回路とを備えることを特徴とするが、次に実施例を
参照しながら構成、作用を詳細に説明する。
〔実施例〕
第１図は本発明の実施例を示し、１０はＶＲＡＭでＲバ
ンク１２、Ｇバンク１４、Ｂバンク１６、および■バン
ク■８の４バンクからなる。２０はＶＲＡＭデータのラ
ンチ回路で、Ｒバンク用２２、Ｇバンク用２４、Ｂバン
ク用２６、およびｒバンク用２８の４個からなる。３０
は比較回路でやはりＲ用３２、Ｇ用３４、Ｂ用３６、■
用３８の４（固からなり、４０はディセーブル回路でや
はりＲバンク用４２、Ｇバンク用４４、Ｂバンク用４６
、【バンク用４８の４（［ｌｉｌからな、る。５０は比
較結果合成回路、５２は比較レジスタ、５４はディセー
ブルレジスタ、そして６０は中央処理装置（ＣＰＵ）で
ある。
ンク１２、Ｇバンク１４、Ｂバンク１６、および■バン
ク■８の４バンクからなる。２０はＶＲＡＭデータのラ
ンチ回路で、Ｒバンク用２２、Ｇバンク用２４、Ｂバン
ク用２６、およびｒバンク用２８の４個からなる。３０
は比較回路でやはりＲ用３２、Ｇ用３４、Ｂ用３６、■
用３８の４（固からなり、４０はディセーブル回路でや
はりＲバンク用４２、Ｇバンク用４４、Ｂバンク用４６
、【バンク用４８の４（［ｌｉｌからな、る。５０は比
較結果合成回路、５２は比較レジスタ、５４はディセー
ブルレジスタ、そして６０は中央処理装置（ＣＰＵ）で
ある。
ＶＲＡＭｌ０の各バンクはＣＲＴディスプレイ画面のド
ツト数と同じビット数（メモセル数）を持ち、アドレス
バス５６を通してＣＰＵ６０から与えられるアドレスに
よりアクセスされる。ラッチ回路２０はデータバス幅に
合わせて本例では８ビツトの容量を持ち、ラッチクロッ
クＣＬＫが入力するときＶＲＡＭデータバス上のデータ
をラッチする。比較レジスタ５２はＲ，Ｇ、Ｂ、Ｉ用に
各１ビット計４と・ノドを持ち、色検出に当って検出対
象の色データをＣＰＵ６０により書込まれる。
ツト数と同じビット数（メモセル数）を持ち、アドレス
バス５６を通してＣＰＵ６０から与えられるアドレスに
よりアクセスされる。ラッチ回路２０はデータバス幅に
合わせて本例では８ビツトの容量を持ち、ラッチクロッ
クＣＬＫが入力するときＶＲＡＭデータバス上のデータ
をラッチする。比較レジスタ５２はＲ，Ｇ、Ｂ、Ｉ用に
各１ビット計４と・ノドを持ち、色検出に当って検出対
象の色データをＣＰＵ６０により書込まれる。
ディセーブルレジスタ５４はＲＧＢ ｒ共通に８ビツト
を持ち、比較不要なビットを指定するマスクデータをＣ
Ｐ’Ｕ６０により書込まれる。比較回路３０の各回路例
えばＲ比較回路３２はＶＲＡＭＲハンクデータラソチ回
路２２からの８ビツトＲデータと、比較レジスタ５２か
らのＲピントとをビットシフトしながら逐次比較し、一
致しているビットに対しては例えば１、不一致なビット
に対しては本例では０の、８ビツトデータを出力する。
を持ち、比較不要なビットを指定するマスクデータをＣ
Ｐ’Ｕ６０により書込まれる。比較回路３０の各回路例
えばＲ比較回路３２はＶＲＡＭＲハンクデータラソチ回
路２２からの８ビツトＲデータと、比較レジスタ５２か
らのＲピントとをビットシフトしながら逐次比較し、一
致しているビットに対しては例えば１、不一致なビット
に対しては本例では０の、８ビツトデータを出力する。
他の比較回路３４．３８もこれに準しる。ディセーブル
回路４０の各回路例えばＲパンクディセーブル回路４２
はＲ比較回路３２からの８ビツト出力と、ディセーブル
レジスタ５４からの８ビツトマスクデータとを比較し、
マスクされている部分の比較結果は無視する、つまり一
致でも不一致とし、当該ビットの１，０をそのように本
例ではＯに書き換えて出力する。他のディセーブル回路
４４．４６．４８もこれに準じる。更に比較結果合成回
路５０はディセーブル回路４２，４４．４６゜４８から
の８ビツト出力をビット対応でチェック、ＲＧＢＩとも
一致したビットを１ （一致）、それ以外を０ （不一
致）とした８ビツト出力を生じる。
回路４０の各回路例えばＲパンクディセーブル回路４２
はＲ比較回路３２からの８ビツト出力と、ディセーブル
レジスタ５４からの８ビツトマスクデータとを比較し、
マスクされている部分の比較結果は無視する、つまり一
致でも不一致とし、当該ビットの１，０をそのように本
例ではＯに書き換えて出力する。他のディセーブル回路
４４．４６．４８もこれに準じる。更に比較結果合成回
路５０はディセーブル回路４２，４４．４６゜４８から
の８ビツト出力をビット対応でチェック、ＲＧＢＩとも
一致したビットを１ （一致）、それ以外を０ （不一
致）とした８ビツト出力を生じる。
次に二、三の例につき色検出動作を説明するに、ディス
プレイ画面に赤のドツトがあり、これを検出する場合Ｃ
ＰＵ６０は比較レジスタ５２のＲ用ビットに１を、その
他のＧ、Ｂ、Ｉ用ビフトにＯを書込む。またディセーブ
ルレジスタ５４には本例ではオール０を書込み、マスク
せず、とする。
プレイ画面に赤のドツトがあり、これを検出する場合Ｃ
ＰＵ６０は比較レジスタ５２のＲ用ビットに１を、その
他のＧ、Ｂ、Ｉ用ビフトにＯを書込む。またディセーブ
ルレジスタ５４には本例ではオール０を書込み、マスク
せず、とする。
ＣＰＵ６０は赤ドツトのある位置が分っている場合はそ
のアドレスを、分っていない場合はテレビスキャン式に
逐次アドレスを発生し、ＶＲＡＭｌ０を読出す。赤ドツ
トのあるアドレスをアクセスするとＲバンク１２の読出
しデータは例えば１０ｏｏｏｏｏｏの如くなり （１が
始端にあるとは限らないが）、Ｃ；、Ｂ、Ｉバンク１４
，１６．１８の読出しデータはオール０となり、これら
がクロックＣＬＫでランチ回路２２，２４，２６．２８
にラッチされ、比較回路３０で比較レジスタ５２のデー
タと比較される。本例では比較結果は第１ビツトでＲ，
Ｇ、Ｂ、Ｉ全ビット一致となり、各回路３２，３４，３
６．３８の出力はオール１となり、これらはディセーブ
ル回路４２を通って合成回路５０に入り、該回路５０の
出力は１となる。
のアドレスを、分っていない場合はテレビスキャン式に
逐次アドレスを発生し、ＶＲＡＭｌ０を読出す。赤ドツ
トのあるアドレスをアクセスするとＲバンク１２の読出
しデータは例えば１０ｏｏｏｏｏｏの如くなり （１が
始端にあるとは限らないが）、Ｃ；、Ｂ、Ｉバンク１４
，１６．１８の読出しデータはオール０となり、これら
がクロックＣＬＫでランチ回路２２，２４，２６．２８
にラッチされ、比較回路３０で比較レジスタ５２のデー
タと比較される。本例では比較結果は第１ビツトでＲ，
Ｇ、Ｂ、Ｉ全ビット一致となり、各回路３２，３４，３
６．３８の出力はオール１となり、これらはディセーブ
ル回路４２を通って合成回路５０に入り、該回路５０の
出力は１となる。
続く７ビツトは、少なくともＲビットが不一致であるか
ら、０となる。これらはＣＰＵ６０へ送られ、ＣＰＵは
当該アドレスに指定した色があることを検知もしくは確
認する。
ら、０となる。これらはＣＰＵ６０へ送られ、ＣＰＵは
当該アドレスに指定した色があることを検知もしくは確
認する。
Ｒバンク１２の続出しデータが前記の１０００００００
でなく、例えばｏｏｉｏｏｏｏｏであると、一致は第３
ビツトで生じ、比較結果合成回路５０の出力は００１０
００００となる。この場合の指定色存在アドレスはＶＲ
ＡＭアクセスアドレス＋２である。
でなく、例えばｏｏｉｏｏｏｏｏであると、一致は第３
ビツトで生じ、比較結果合成回路５０の出力は００１０
００００となる。この場合の指定色存在アドレスはＶＲ
ＡＭアクセスアドレス＋２である。
なお輝度ＩがＯということは真暗を意味するのではなく
、予め設定した明暗度の１つを指示する。
、予め設定した明暗度の１つを指示する。
Ｉ＝１も同様で、他の明暗度を指示する。こ＼で説明の
便宜上１＝０とし、不問に付すことが多い。
便宜上１＝０とし、不問に付すことが多い。
合成色の場合は比較レジスタ５２にセットするデータは
Ｒ＝Ｇ＝１．Ｂ＝Ｉ＝Ｏなどとなり、白ならＲ＝Ｇ＝Ｂ
＝１．１＝０である。タイルペイント色の場合は少なく
とも複数ビットを取上げ、比較レジスタ５２に書込むデ
ータはＲ＝０１．Ｇ＝１０．８＝Ｉ＝００等とする必要
があり、か＼るケースに対処するには比較レジスタ５２
のＲ１Ｇ、Ｂ、Ｉビットを各々複数ビットとしてお（と
よい。
Ｒ＝Ｇ＝１．Ｂ＝Ｉ＝Ｏなどとなり、白ならＲ＝Ｇ＝Ｂ
＝１．１＝０である。タイルペイント色の場合は少なく
とも複数ビットを取上げ、比較レジスタ５２に書込むデ
ータはＲ＝０１．Ｇ＝１０．８＝Ｉ＝００等とする必要
があり、か＼るケースに対処するには比較レジスタ５２
のＲ１Ｇ、Ｂ、Ｉビットを各々複数ビットとしてお（と
よい。
データは複数ピント、本１タリでは８ビット単位で読出
されるので、図形の輪廓部などでは前半又は後半は図形
外、残りが図形内という場合があり得る。図形外につい
ては一致、不一致は問題外とすると、このようにな部分
の比較結果はマスクするのがよく、か＼る処理を行なう
のがディセーブルレジスタ５４のデータと、ディセーブ
ル回路４０である。ディセーブル回路４０では、レジス
タ５４の出力によりマスク指示されている比較回路３０
の出力ビットについてはそれが１ （一致）、０（不一
致）いずれであれ、これをＯ（不一致）にして出力する
。このようにすると、色を塗り変えるような場合、図形
外の部分まで色変更するようなことがないという利点が
得られる。
されるので、図形の輪廓部などでは前半又は後半は図形
外、残りが図形内という場合があり得る。図形外につい
ては一致、不一致は問題外とすると、このようにな部分
の比較結果はマスクするのがよく、か＼る処理を行なう
のがディセーブルレジスタ５４のデータと、ディセーブ
ル回路４０である。ディセーブル回路４０では、レジス
タ５４の出力によりマスク指示されている比較回路３０
の出力ビットについてはそれが１ （一致）、０（不一
致）いずれであれ、これをＯ（不一致）にして出力する
。このようにすると、色を塗り変えるような場合、図形
外の部分まで色変更するようなことがないという利点が
得られる。
またディセーブルレジスタ５４にＲ，Ｇ、Ｂ。
■用のビットを設け、マスクビットを立てられた（１に
された）ディセーブル回路４２． ４４． ４６．４８
は比較回路３２，３４，３６．３８の出力が何であって
もそれを全て１にして出力するように構成すると、色が
完全に一致しなくても、似かよった色なら一致出力を生
じるようにすることができる。例えばマスクしないのは
Ｒのみとし、残りのＧ、Ｂ、Ｉはマスクし、比較レジス
タ５２はＲ＝１．Ｇ＝Ｂ＝Ｉ＝ＯなどとしておけばＶＲ
ＡＭからＲ系の色即ちＲ，ＲＧ、ＲＢ、ＲＧＢが読出さ
れたとき一致出力が得られる。
された）ディセーブル回路４２． ４４． ４６．４８
は比較回路３２，３４，３６．３８の出力が何であって
もそれを全て１にして出力するように構成すると、色が
完全に一致しなくても、似かよった色なら一致出力を生
じるようにすることができる。例えばマスクしないのは
Ｒのみとし、残りのＧ、Ｂ、Ｉはマスクし、比較レジス
タ５２はＲ＝１．Ｇ＝Ｂ＝Ｉ＝ＯなどとしておけばＶＲ
ＡＭからＲ系の色即ちＲ，ＲＧ、ＲＢ、ＲＧＢが読出さ
れたとき一致出力が得られる。
第２図は特に第１図の比較回路３０及びディセーブル回
路４０の具体例を示す。この図ではＲ２Ｏ，Ｂ、Ｉにつ
いて各１ビツトのみ示しており、従ってラッチ回路２０
ではＲバンク用ラッチ回路（フリップフロップ）２２は
８個、Ｇ、Ｂ、Ｉ用フリップフロップも同様に８個ずつ
設けられる、等になる。比較回路３０は本例では排他オ
アで構成され、一致で０、不一致で１である。これは次
のディセーブル回路で反転されて一致で１、不一致で０
になる。ディセーブル４０はナントゲートで構成され、
そして本例のディセーブルレジスタ５４はＲ，Ｇ、Ｂ、
Ｉに対するマスクビットを出力する。このＲ−Ｉマスク
ビットはＲ〜Ｉ ＶＲＡＭ８ビット読出しデータに共
通に用いられるが、ビット毎に異なるようにしてもよい
。また本例では０でマスクする、１ならマスクしない、
であり、Ｏならナントゲート４２等の出力を比較結果に
か＼わらず１にする。比較結果合成回路５０は本例では
アンドゲートであり、ディセーブル回路４２゜４４．４
６．４８の出力が全て１のときのみ１出力を生じる。６
２はバッファ （ドライバ）である。
路４０の具体例を示す。この図ではＲ２Ｏ，Ｂ、Ｉにつ
いて各１ビツトのみ示しており、従ってラッチ回路２０
ではＲバンク用ラッチ回路（フリップフロップ）２２は
８個、Ｇ、Ｂ、Ｉ用フリップフロップも同様に８個ずつ
設けられる、等になる。比較回路３０は本例では排他オ
アで構成され、一致で０、不一致で１である。これは次
のディセーブル回路で反転されて一致で１、不一致で０
になる。ディセーブル４０はナントゲートで構成され、
そして本例のディセーブルレジスタ５４はＲ，Ｇ、Ｂ、
Ｉに対するマスクビットを出力する。このＲ−Ｉマスク
ビットはＲ〜Ｉ ＶＲＡＭ８ビット読出しデータに共
通に用いられるが、ビット毎に異なるようにしてもよい
。また本例では０でマスクする、１ならマスクしない、
であり、Ｏならナントゲート４２等の出力を比較結果に
か＼わらず１にする。比較結果合成回路５０は本例では
アンドゲートであり、ディセーブル回路４２゜４４．４
６．４８の出力が全て１のときのみ１出力を生じる。６
２はバッファ （ドライバ）である。
以上の説明から明らかなように本発明ではＣＰＵは色デ
ータを比較レジスタに書込み、ＶＲＡＭアクセスアドレ
スを発生するだけで、ディスプレイ画面上の該色データ
で指定した色を持つド・ノドを検出することができ、ペ
イントの境界線を迅速にサーチすることができる。また
、得られる信号は各ビット毎の一致、不一致を示す信号
であるから、指定色以外のドツトを知ることもでき、そ
れらを他の色に変更する、等の処理も容φである。
ータを比較レジスタに書込み、ＶＲＡＭアクセスアドレ
スを発生するだけで、ディスプレイ画面上の該色データ
で指定した色を持つド・ノドを検出することができ、ペ
イントの境界線を迅速にサーチすることができる。また
、得られる信号は各ビット毎の一致、不一致を示す信号
であるから、指定色以外のドツトを知ることもでき、そ
れらを他の色に変更する、等の処理も容φである。
また比較して一致した、又は不一致であったド・ノドに
対しオア、アンド、などの論理演算処理を施すことがで
きる。更に、ディセーブル回路を設ければマスキングが
可能となり、処理単位の複数ビットデータの一部は無視
する、Ｒ，Ｇ、 Ｂの１つまたは２つ等が一致していれ
ば一致とする、等の処理が可能になる。
対しオア、アンド、などの論理演算処理を施すことがで
きる。更に、ディセーブル回路を設ければマスキングが
可能となり、処理単位の複数ビットデータの一部は無視
する、Ｒ，Ｇ、 Ｂの１つまたは２つ等が一致していれ
ば一致とする、等の処理が可能になる。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の一部の具体例を示す回路図である。 図面で６０はプロセッサ、１０はビデオメモリ、５２は
比較レジスタ、２０はランチ回路、３０は比較回路、５
０は比較結果合成回路である。
１図の一部の具体例を示す回路図である。 図面で６０はプロセッサ、１０はビデオメモリ、５２は
比較レジスタ、２０はランチ回路、３０は比較回路、５
０は比較結果合成回路である。
Claims (1)
- プロセッサと、該プロセッサが出力するアドレスでアク
セスされる赤、青、緑用ビデオメモリを備え、該メモリ
に書込んだ色データを読出してカラー表示させるディス
プレイ装置において、前記プロセッサにより検出すべき
色のデータを書込まれる比較レジスタと、前記プロセッ
サにより赤、青、緑用各ビデオメモリから読出された複
数ビット単位のデータをラッチする回路と、該ラッチ回
路の出力と比較レジスタの出力とを赤、青、緑別及びビ
ット別に比較する比較回路と、該比較回路の出力が赤、
青、緑とも一致するビットで一致を、その他のビットで
不一致を示す出力を生じこれを前記プロセッサへ入力す
る比較結果合成回路とを備えることを特徴とする色検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177983A JPS6155694A (ja) | 1984-08-27 | 1984-08-27 | 色検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177983A JPS6155694A (ja) | 1984-08-27 | 1984-08-27 | 色検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6155694A true JPS6155694A (ja) | 1986-03-20 |
| JPH0426472B2 JPH0426472B2 (ja) | 1992-05-07 |
Family
ID=16040482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177983A Granted JPS6155694A (ja) | 1984-08-27 | 1984-08-27 | 色検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155694A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128349A (ja) * | 1986-11-18 | 1988-05-31 | Dainippon Printing Co Ltd | 無地網用フイルム原版作成装置 |
| JPS63214861A (ja) * | 1987-03-03 | 1988-09-07 | Casio Comput Co Ltd | 電子受信装置のメモリ制御回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538355U (ja) * | 1978-09-04 | 1980-03-12 | ||
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS58189690A (ja) * | 1982-04-30 | 1983-11-05 | 株式会社日立製作所 | 画像表示装置 |
-
1984
- 1984-08-27 JP JP59177983A patent/JPS6155694A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538355U (ja) * | 1978-09-04 | 1980-03-12 | ||
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS58189690A (ja) * | 1982-04-30 | 1983-11-05 | 株式会社日立製作所 | 画像表示装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128349A (ja) * | 1986-11-18 | 1988-05-31 | Dainippon Printing Co Ltd | 無地網用フイルム原版作成装置 |
| JPS63214861A (ja) * | 1987-03-03 | 1988-09-07 | Casio Comput Co Ltd | 電子受信装置のメモリ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426472B2 (ja) | 1992-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6125188A (ja) | 画像表示装置 | |
| US4893116A (en) | Logical drawing and transparency circuits for bit mapped video display controllers | |
| US4837564A (en) | Display control apparatus employing bit map method | |
| KR890004306B1 (ko) | 라스터주사 디지탈 디스플레이 시스템과 상기 시스템의 예정된 데이타조합 및 화소 검출방법과 그래픽제어 시스템 및 그 방법 | |
| JPS60202482A (ja) | 境界づけされた領域を識別する方法 | |
| JPS6155694A (ja) | 色検出回路 | |
| US5014331A (en) | Method of detecting an internal point within a closed area | |
| JPS6136876A (ja) | 画像情報のマスク処理回路 | |
| US4799154A (en) | Array processor apparatus | |
| CA2021830C (en) | Display system | |
| JPS61229175A (ja) | パタ−ン情報処理方式 | |
| US5432619A (en) | Labeling method and apparatus thereof | |
| JPS6326784A (ja) | 画像連結処理装置 | |
| JPS6155693A (ja) | カラ−図形処理装置 | |
| JPS61133983A (ja) | 画像表示装置 | |
| JPH10240222A (ja) | キャラクタ表示制御回路 | |
| JPH08202324A (ja) | 画像データ記憶制御装置 | |
| JPS6152688A (ja) | パタ−ンデ−タ更新方式 | |
| JPS5834471Y2 (ja) | 陰極線管カラ−デイスプレイ装置 | |
| JPS6152693A (ja) | デイスプレイ制御装置 | |
| JP2688666B2 (ja) | 図形のベクトル化方法 | |
| JPS6190277A (ja) | ヒストグラム計算方法 | |
| JPH04284581A (ja) | 細線化処理装置 | |
| JPH0253796B2 (ja) | ||
| JPH03231384A (ja) | パターンマッチング方法 |