JPS6159750A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS6159750A JPS6159750A JP59181004A JP18100484A JPS6159750A JP S6159750 A JPS6159750 A JP S6159750A JP 59181004 A JP59181004 A JP 59181004A JP 18100484 A JP18100484 A JP 18100484A JP S6159750 A JPS6159750 A JP S6159750A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- oxide film
- insulating layer
- region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、素子の高密度化を図ることを可能にした半導
体装置およびその製造方法に関する。
体装置およびその製造方法に関する。
従来、素子領域と配線とのコンタクトを得るには、ゲー
ト電極を形成した侵、素子領域および素予分離領域の全
体に絶縁層を形成し、その上から既に形成されている素
子領域に対するマスク合わせを行い、リソグラフィによ
りマスクを形成した後、絶縁層をエツチングによって、
素子領域にコンタクト孔を聞け、その後に配線材料を堆
積するのが一般的であった。
ト電極を形成した侵、素子領域および素予分離領域の全
体に絶縁層を形成し、その上から既に形成されている素
子領域に対するマスク合わせを行い、リソグラフィによ
りマスクを形成した後、絶縁層をエツチングによって、
素子領域にコンタクト孔を聞け、その後に配線材料を堆
積するのが一般的であった。
しかしながら、上記半導体ｖｔ回においては、第４図に
示すように素子領域１３のパターンにコンタクト孔１４
のパターンを合わせてリソグラフィを行った後、コンタ
クト孔１４をエツチングによって開孔するために、素子
領域１３とコンタクト孔１４との位置合わせのズレを見
込んだ合わせ余裕１５が必要となり、この合わせ余裕１
５の存在が素子の高密度化の障害となっている。
示すように素子領域１３のパターンにコンタクト孔１４
のパターンを合わせてリソグラフィを行った後、コンタ
クト孔１４をエツチングによって開孔するために、素子
領域１３とコンタクト孔１４との位置合わせのズレを見
込んだ合わせ余裕１５が必要となり、この合わせ余裕１
５の存在が素子の高密度化の障害となっている。
通常、合わせ余裕１５は約０．５μｍ幅でとっているが
、その幅はりソグラフイにおける露光装置の精度に依存
し、しかもその精度の改善のスピードは素子の微細化の
スピードに比べるときわめて遅いため、素子が２μｍル
ールから１μｍルールに微細化されても、合わせ余裕１
５は依然として０．５μｍ程度の幅を必要とする。その
ために、素子の高密度化のＦ５害となり、高集積化に伴
って集積回路のチップ・ナイスが大きくなる主な原因の
一つとなっている。そしてチップ・サイズはパッケージ
の標準サイズＪ：り大ぎくできないという制限があるた
め、この問題は今後ま１゛ます重要なものとなる。
、その幅はりソグラフイにおける露光装置の精度に依存
し、しかもその精度の改善のスピードは素子の微細化の
スピードに比べるときわめて遅いため、素子が２μｍル
ールから１μｍルールに微細化されても、合わせ余裕１
５は依然として０．５μｍ程度の幅を必要とする。その
ために、素子の高密度化のＦ５害となり、高集積化に伴
って集積回路のチップ・ナイスが大きくなる主な原因の
一つとなっている。そしてチップ・サイズはパッケージ
の標準サイズＪ：り大ぎくできないという制限があるた
め、この問題は今後ま１゛ます重要なものとなる。
本発明は、上記事情を考慮してなされたもので、素子の
高密度化の障害となっている、素子領域とコンタクト孔
との合わせ余裕をなくし集積回路の高集積化を実現する
ことができる半導体装置およびその製造方法を提供する
ことを目的とする。
高密度化の障害となっている、素子領域とコンタクト孔
との合わせ余裕をなくし集積回路の高集積化を実現する
ことができる半導体装置およびその製造方法を提供する
ことを目的とする。
上記目的を達成するため本発明による半導体装置は、半
導体基板に相対して形成されたソース領域およびドレイ
ン領域間の半導体基板表面に形成されたゲート酸化膜と
、このゲート酸化膜上に形成されたゲート電極と、この
ゲート電極の上面および側面に形成された絶縁層と、こ
の絶縁層により前記ゲート電極と絶縁され前記ソース領
域およびドレイン領域をそれぞれコンタクトする配線層
とを備えたことを特徴とする。
導体基板に相対して形成されたソース領域およびドレイ
ン領域間の半導体基板表面に形成されたゲート酸化膜と
、このゲート酸化膜上に形成されたゲート電極と、この
ゲート電極の上面および側面に形成された絶縁層と、こ
の絶縁層により前記ゲート電極と絶縁され前記ソース領
域およびドレイン領域をそれぞれコンタクトする配線層
とを備えたことを特徴とする。
また、本発明による半導体装置の製造方法は、半導体基
板表面にゲート酸化膜を形成するｖＲｌの工程と、この
ゲート酸化股上にゲート電極となる）Ｑｆｆｉ体層を形
成する第２の工程と、このゲート電極となる導電体口上
に絶縁層を形成する第３の工程と、この絶縁層を上部に
のせたままゲート電極をパターニングする第４の工程と
、前記半導体基板に不純物を添加してソース領域および
ドレイン領域を形成する第５の工程と、前記半導体基板
に絶縁層を堆積し、この絶縁層を反応性イオンエツチン
グ法によりエツチングして、前記ゲート電極の側面に絶
縁層を形成する第６の工程と、前記ソース領域およびド
レイン領域をそれぞれコンタクトする配線層を形成する
第７の工程とを有することを特徴とする。
板表面にゲート酸化膜を形成するｖＲｌの工程と、この
ゲート酸化股上にゲート電極となる）Ｑｆｆｉ体層を形
成する第２の工程と、このゲート電極となる導電体口上
に絶縁層を形成する第３の工程と、この絶縁層を上部に
のせたままゲート電極をパターニングする第４の工程と
、前記半導体基板に不純物を添加してソース領域および
ドレイン領域を形成する第５の工程と、前記半導体基板
に絶縁層を堆積し、この絶縁層を反応性イオンエツチン
グ法によりエツチングして、前記ゲート電極の側面に絶
縁層を形成する第６の工程と、前記ソース領域およびド
レイン領域をそれぞれコンタクトする配線層を形成する
第７の工程とを有することを特徴とする。
本発明の一実施例による半導体装置の断面を第１図に示
す。半導体基板１上のフィールド酸化膜２により素子領
域が分離されている。この素子領域の半導体基板１表面
にはソース領域、ドレイン領域としてのｎ＋不純物領域
１１が形成されている。これらソース領域およびドレイ
ン領域間の半導体基板１上にはゲート酸化膜３が形成さ
れている。なおｎ＋不純物領域１１に隣接するチャネル
領域に接する部分にはより低濃度のｎ−不純物領域８が
形成され、いわゆるＬ Ｄ Ｄ （Ｌ １ｏｈｔｌｙＤ
ｏｏｅｄ Ｄ ｒａｉｎ）構造となっている。これ
により素子の劣化を防止している。ゲート酸化１ａ３上
にはゲート電極５ａが形成されているが、このゲート電
極５ａは上面および側面が酸化膜６および９ａにより覆
われている点に特徴がある。これによりｎ＋不耗物領域
１１とコンタクトする配線層１２をセルファラインで形
成することができる。
す。半導体基板１上のフィールド酸化膜２により素子領
域が分離されている。この素子領域の半導体基板１表面
にはソース領域、ドレイン領域としてのｎ＋不純物領域
１１が形成されている。これらソース領域およびドレイ
ン領域間の半導体基板１上にはゲート酸化膜３が形成さ
れている。なおｎ＋不純物領域１１に隣接するチャネル
領域に接する部分にはより低濃度のｎ−不純物領域８が
形成され、いわゆるＬ Ｄ Ｄ （Ｌ １ｏｈｔｌｙＤ
ｏｏｅｄ Ｄ ｒａｉｎ）構造となっている。これ
により素子の劣化を防止している。ゲート酸化１ａ３上
にはゲート電極５ａが形成されているが、このゲート電
極５ａは上面および側面が酸化膜６および９ａにより覆
われている点に特徴がある。これによりｎ＋不耗物領域
１１とコンタクトする配線層１２をセルファラインで形
成することができる。
このように本実施例によれば、ゲート電極５ａの上部と
側部とに酸化膜６，９ａとを形成し、ゲート電極５ａと
配線１２との絶縁を確保することにより、第２図に示す
ように、自己整合的に素子領域１３にコンタクト孔１４
を開孔することが可能となり、従来の合わせ余裕１５を
必要ないものとした。このことにより、１つのトランジ
スタを形成するに必要なｆＪ域は、従来のものより小さ
なものとなり、高集積化が可能となる。
側部とに酸化膜６，９ａとを形成し、ゲート電極５ａと
配線１２との絶縁を確保することにより、第２図に示す
ように、自己整合的に素子領域１３にコンタクト孔１４
を開孔することが可能となり、従来の合わせ余裕１５を
必要ないものとした。このことにより、１つのトランジ
スタを形成するに必要なｆＪ域は、従来のものより小さ
なものとなり、高集積化が可能となる。
次にこの半導体装置の製造方法を第３図を用いて説明す
る。まず第３図（ａ）に示すように、比抵抗５Ω−υの
Ｐ型シリコンの半導体基板１の表面にフィールド酸化膜
２を形成した後、リソグラフィ工程によって、島状の素
子領域を形成する。
る。まず第３図（ａ）に示すように、比抵抗５Ω−υの
Ｐ型シリコンの半導体基板１の表面にフィールド酸化膜
２を形成した後、リソグラフィ工程によって、島状の素
子領域を形成する。
次に第３図（ｂ）に示すように、熱酸化処理を施し、半
導体基板１の素子領域の表面に膜厚１５０人のゲート酸
化膜３を形成した後、所定のしきい値電圧を得るためボ
ロン（８＋）イオン４を打ち込む。次に第３図（Ｃ）に
示すように、厚さ約２０００人のポリシリコン５を堆積
した後、リン拡散を温度９００℃で３０分間行って、ポ
リシリコン５を抵抗の低い導電体とし、その上にＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｂａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ ）法によってＩＩＩ厚約３０００Ａ＋７）第１（
Ｆ）ＣＶＤＭ化Ｉｌ！６ヲ堆積する。
導体基板１の素子領域の表面に膜厚１５０人のゲート酸
化膜３を形成した後、所定のしきい値電圧を得るためボ
ロン（８＋）イオン４を打ち込む。次に第３図（Ｃ）に
示すように、厚さ約２０００人のポリシリコン５を堆積
した後、リン拡散を温度９００℃で３０分間行って、ポ
リシリコン５を抵抗の低い導電体とし、その上にＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｂａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ ）法によってＩＩＩ厚約３０００Ａ＋７）第１（
Ｆ）ＣＶＤＭ化Ｉｌ！６ヲ堆積する。
その後、第３図（ｄ）に示すように、リソグラフィ工程
により、第１のＣＶＤｆｉ化１１Ｊ化合１Ｊ６のせてい
るゲート電極５ａのパターニングを行い、次に加速電圧
５０ｋｅＶ、ドーズｆｆｉ２Ｘ１０１３ｃｍ’のリン（
Ｐ＋）イオン７の打込みを行って、表面の不純物濃度１
×１０１８１：１Ｉ−３の薄いｎ型領域、即ちｎ−不純
物領域８を形成する。次に第３図（ｅ）に示すように、
膜厚的５０００への第２のＣＶＤ酸化膜９を堆積した後
、反応性イオンエツチングによりこの第２のＣＶＤＩ化
膜９を約５０００Ａエツチングすると、第３図（ｆ）に
示すようにゲート電Ｆｉ５ａの（１部に側壁となる形状
で第２のＣｖＤ酸化膜９ａが残留する。その後、加速電
圧７０ｋｅＶ、ドーズｗ３ｘ １０１５ａｍ−２の砒素
（Ａｓ＋）イオン１０打込みによって、ソース・ドレイ
ン領域となるｎ 不純物領域１１を形成し、不純物イオ
ンを活性化するために、温度９００℃、３０分間のアニ
ールを行う。次に配線材料であるアルミニウム（Ａ１）
を堆積し、リソグラフィ工程によって配線ｖ３１２のパ
ターニングを行うと、素子領域のコンタクト孔のりソゲ
ラフイエ程を必要とすることなく、第１図（９）に示す
ように自己整合的にソース領域およびドレイン領域１１
との電気的導通が得られ、かつゲート電極５ａとの絶縁
が確保されている配ａ層１２が形成される。
により、第１のＣＶＤｆｉ化１１Ｊ化合１Ｊ６のせてい
るゲート電極５ａのパターニングを行い、次に加速電圧
５０ｋｅＶ、ドーズｆｆｉ２Ｘ１０１３ｃｍ’のリン（
Ｐ＋）イオン７の打込みを行って、表面の不純物濃度１
×１０１８１：１Ｉ−３の薄いｎ型領域、即ちｎ−不純
物領域８を形成する。次に第３図（ｅ）に示すように、
膜厚的５０００への第２のＣＶＤ酸化膜９を堆積した後
、反応性イオンエツチングによりこの第２のＣＶＤＩ化
膜９を約５０００Ａエツチングすると、第３図（ｆ）に
示すようにゲート電Ｆｉ５ａの（１部に側壁となる形状
で第２のＣｖＤ酸化膜９ａが残留する。その後、加速電
圧７０ｋｅＶ、ドーズｗ３ｘ １０１５ａｍ−２の砒素
（Ａｓ＋）イオン１０打込みによって、ソース・ドレイ
ン領域となるｎ 不純物領域１１を形成し、不純物イオ
ンを活性化するために、温度９００℃、３０分間のアニ
ールを行う。次に配線材料であるアルミニウム（Ａ１）
を堆積し、リソグラフィ工程によって配線ｖ３１２のパ
ターニングを行うと、素子領域のコンタクト孔のりソゲ
ラフイエ程を必要とすることなく、第１図（９）に示す
ように自己整合的にソース領域およびドレイン領域１１
との電気的導通が得られ、かつゲート電極５ａとの絶縁
が確保されている配ａ層１２が形成される。
なお上記実施例においては、いわゆるＬＤＤ構造の半導
体ＢＥが形成されるが第３図（ｄ＞の段階でイオン打込
み釘を増せば、ＬＤＤ構造でない通常の１４造の半導体
装置を形成することができる。
体ＢＥが形成されるが第３図（ｄ＞の段階でイオン打込
み釘を増せば、ＬＤＤ構造でない通常の１４造の半導体
装置を形成することができる。
、また、上記の実施例において、第３図（ｆ）の砒素（
Ａｓ＋）イオン１０打込みは、まずリン（Ｐ＋）イオン
の打込みを行い、しかる後に砒素（ＡＳ＋）イオンある
いはアンチモン（Ｓｂ＋）イオンを打込んでもよい。こ
れによって、いわゆるＱ［）［） （Ｇｒａｄｅｄ ［
）ｏｐｅｄ ［）ｒａｉｎ）構造が形成される。
Ａｓ＋）イオン１０打込みは、まずリン（Ｐ＋）イオン
の打込みを行い、しかる後に砒素（ＡＳ＋）イオンある
いはアンチモン（Ｓｂ＋）イオンを打込んでもよい。こ
れによって、いわゆるＱ［）［） （Ｇｒａｄｅｄ ［
）ｏｐｅｄ ［）ｒａｉｎ）構造が形成される。
以上の通り、本発明によれば、素子領域にコンタクト孔
を開孔するためのリングラフィ工程を必要とすることな
（、また素子領域とコンタクト孔とのマスク合わせズレ
を見込んだ合わせ余裕をもたせたパターン設計をするこ
となく、自己整合的に素子領域にコンタクト孔を形成す
ることができる。このことによって、例えばメモリーの
セルサイズを小さくすることができ、従って集積回路の
チップサイズの縮小化あるいは高集積化が達成される。
を開孔するためのリングラフィ工程を必要とすることな
（、また素子領域とコンタクト孔とのマスク合わせズレ
を見込んだ合わせ余裕をもたせたパターン設計をするこ
となく、自己整合的に素子領域にコンタクト孔を形成す
ることができる。このことによって、例えばメモリーの
セルサイズを小さくすることができ、従って集積回路の
チップサイズの縮小化あるいは高集積化が達成される。
とりわけ、１００万個を越えるトランジスタを集積する
超ＬＳＩ′においては、本発明による素子の高密度化が
有効である。
超ＬＳＩ′においては、本発明による素子の高密度化が
有効である。
さらに、本発明による半導体装置の製造方法は、素子の
偏傾性を高める上で必須とされているＬ Ｄ Ｄ （Ｌ
１ｏｈｔｌｙ Ｄ ｏｐｅｄ Ｄ ｒａｉｎ）構
造を作製するプロセスと適合性が良い。
偏傾性を高める上で必須とされているＬ Ｄ Ｄ （Ｌ
１ｏｈｔｌｙ Ｄ ｏｐｅｄ Ｄ ｒａｉｎ）構
造を作製するプロセスと適合性が良い。
第１図および第２図はそれぞれ本発明の一実施例による
半導体装置の断面図および平面図、第３図は本発明の一
実施例による半導体装置の製造方法を示す工程図、第４
図は従来の半導体装置を示す平面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・ゲート酸化膜、５・・・ポリシリコン、５ａ・・・
ゲートｆｆｉ極、６．９．９ａ・・・酸化膜、８・・・
ｎ−不純物領域、１１・・・ｎ十不純物領域、１２・・
・配線層、１３・・・素子領域、１４・・・コンタクト
孔、１５・・・合わせ余裕。 出願人代理人 猪 股 清 ６１図 ａ も ２ 困
半導体装置の断面図および平面図、第３図は本発明の一
実施例による半導体装置の製造方法を示す工程図、第４
図は従来の半導体装置を示す平面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・ゲート酸化膜、５・・・ポリシリコン、５ａ・・・
ゲートｆｆｉ極、６．９．９ａ・・・酸化膜、８・・・
ｎ−不純物領域、１１・・・ｎ十不純物領域、１２・・
・配線層、１３・・・素子領域、１４・・・コンタクト
孔、１５・・・合わせ余裕。 出願人代理人 猪 股 清 ６１図 ａ も ２ 困
Claims (2)
- １．半導体基板に相対して形成されたソース領域および
ドレイン領域と、これらソース領域およびドレイン領域
間の半導体基板表面に形成されたゲート酸化膜と、この
ゲート酸化膜上に形成されたゲート電極と、このゲート
電極の上面および側面に形成された絶縁層と、この絶縁
層により前記ゲート電極と絶縁され前記ソース領域およ
びドレイン領域をそれぞれコンタクトする配線層とをそ
なえた半導体装置。 - ２．半導体基板表面にゲート酸化膜を形成する第１の工
程と、 このゲート酸化膜上にゲート電極となる導電体層を堆積
する第２の工程と、 このゲート電極となる導電体層の上に絶縁層を形成する
第３の工程と、 前記絶縁層を上部にのせたままゲート電極をパターニン
グする第４の工程と、 前記半導体基板に不純物を添加してソース領域およびド
レイン領域を形成する第５の工程と、前記半導体基板に
絶縁層を堆積し、この絶縁層を反応性イオンエッチング
法によりエッチングして、前記ゲート電極の側面に絶縁
層を形成する第６の工程と、 前記ソース領域およびドレイン領域とそれぞれコンタク
トする配線層を形成する第７の工程と、を有する半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181004A JPS6159750A (ja) | 1984-08-30 | 1984-08-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181004A JPS6159750A (ja) | 1984-08-30 | 1984-08-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159750A true JPS6159750A (ja) | 1986-03-27 |
Family
ID=16093050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181004A Pending JPS6159750A (ja) | 1984-08-30 | 1984-08-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159750A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267873A (ja) * | 1985-09-20 | 1987-03-27 | Sony Corp | 半導体装置の製造方法 |
| JPS63133574A (ja) * | 1986-11-25 | 1988-06-06 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147482A (en) * | 1980-04-17 | 1981-11-16 | Nec Corp | Insulating gate type field effect transistor |
| JPS58115859A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-08-30 JP JP59181004A patent/JPS6159750A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147482A (en) * | 1980-04-17 | 1981-11-16 | Nec Corp | Insulating gate type field effect transistor |
| JPS58115859A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267873A (ja) * | 1985-09-20 | 1987-03-27 | Sony Corp | 半導体装置の製造方法 |
| JPS63133574A (ja) * | 1986-11-25 | 1988-06-06 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
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