JPS6160124A - バツフアの制御方式 - Google Patents
バツフアの制御方式Info
- Publication number
- JPS6160124A JPS6160124A JP18240584A JP18240584A JPS6160124A JP S6160124 A JPS6160124 A JP S6160124A JP 18240584 A JP18240584 A JP 18240584A JP 18240584 A JP18240584 A JP 18240584A JP S6160124 A JPS6160124 A JP S6160124A
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- JP
- Japan
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- data
- pointer
- read
- address
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- Pending
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- 239000000872 buffer Substances 0.000 title claims abstract description 44
- 238000004891 communication Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、転送スピードの速い転送パスと転送スピード
の遅い転送パスの間にデータ・バッファを持つアダプタ
を有する通信システムにおいて、データ・バッファにデ
ータの「かたまり」の最後のデータを格納したとき、Ｒ
ＡＭ内におけるその書込み番地と同一の番地に論理ｒｌ
Ｊのフラグを書き込むと共に、データ・バッファへのデ
ータの書き込みとデータ・バッファからのデータの読み
出しを独立して行い得るようにしたものである。
の遅い転送パスの間にデータ・バッファを持つアダプタ
を有する通信システムにおいて、データ・バッファにデ
ータの「かたまり」の最後のデータを格納したとき、Ｒ
ＡＭ内におけるその書込み番地と同一の番地に論理ｒｌ
Ｊのフラグを書き込むと共に、データ・バッファへのデ
ータの書き込みとデータ・バッファからのデータの読み
出しを独立して行い得るようにしたものである。
転送スピードの異なる一方の転送パス（Ｐａｔｈ）から
他方の転送パスへデータを転送する場合、両パスの間に
データを一時的に貯えるためのデータ・バッファが必要
となる。データの何バイトかが１個の「かたまり」とし
て意味がある場合（例えば回線パケット等の場合）、バ
ッファの入口と出口でこの「かたまり」は「かたまり」
として分離されなくてはいけない。 転送速度の遅いパ
スから速いパスへデータを転送する場合は、データ・バ
ッファが１個の「かたまり」しか格納できないとしても
、入力データが全部出力されるまでの時間は、出口のス
ピードが入口のスピードよりも速いので、入力側にとっ
ては短い時間と言える。逆に、転送速度の速いパスから
遅いパスにデータを転送する場合は、バッファが１個の
「かたまり」しか格納できないとしても、入力データが
全て出力されるまでの時間は入力側にとって長い時間と
なるので、バッファを入れることによってパス全体とし
てのスループットを下げることになる。
他方の転送パスへデータを転送する場合、両パスの間に
データを一時的に貯えるためのデータ・バッファが必要
となる。データの何バイトかが１個の「かたまり」とし
て意味がある場合（例えば回線パケット等の場合）、バ
ッファの入口と出口でこの「かたまり」は「かたまり」
として分離されなくてはいけない。 転送速度の遅いパ
スから速いパスへデータを転送する場合は、データ・バ
ッファが１個の「かたまり」しか格納できないとしても
、入力データが全部出力されるまでの時間は、出口のス
ピードが入口のスピードよりも速いので、入力側にとっ
ては短い時間と言える。逆に、転送速度の速いパスから
遅いパスにデータを転送する場合は、バッファが１個の
「かたまり」しか格納できないとしても、入力データが
全て出力されるまでの時間は入力側にとって長い時間と
なるので、バッファを入れることによってパス全体とし
てのスループットを下げることになる。
本発明は、上記の考察に基づくものであって、転送速度
の速いパスから遅いパスへデータを転送する際に使用さ
れるデータ・バッファにおいて、何個かの「かたまり」
分だけの大きさのバッファを用意して個々の「かたまり
」を分離し、入力側にとっての長い時間をなくし、パス
全体としてのスループットを向上できるようにしたバッ
ファの制御方式を提供することを目的としている。
の速いパスから遅いパスへデータを転送する際に使用さ
れるデータ・バッファにおいて、何個かの「かたまり」
分だけの大きさのバッファを用意して個々の「かたまり
」を分離し、入力側にとっての長い時間をなくし、パス
全体としてのスループットを向上できるようにしたバッ
ファの制御方式を提供することを目的としている。
そしてそのため、本発明のバッファの制御方式は、２個
の転送パス間にデータ・バッファを具備する通信システ
ムにおいて、データの書込み番地を示すライト・ポイン
タと、データの読み出し番地を示すリード・ポインタと
、上記データ・バッファと同一のアドレス空間を持つＲ
ＡＭと、上記ライト・ポインタのイ直を＋１したものと
上記リード・ポインタの値とを比較する第１の比較回路
と、上記ライト・ポインタの値とリード・ポインタの値
を比較する第２の比較回路とを具備し、且つ上記データ
・バッファにデータの「かたまり」の最後のデータを書
き込む時、当該書込み番地と同一の上記ＲＡＭの番地に
所定値のフラグを書込み、第１の比較回路が一致を出力
したときには上記ライト・ポインタのインクリメントを
禁止し、上記第２の比較回路がライト・ポインタの値が
リード・ポインタの値より進んでいることを示す信号を
出力したときには上記データ・バッファ及びＲＡＭの読
み出しを行うよう構成されていることを特徴とするもの
である。
の転送パス間にデータ・バッファを具備する通信システ
ムにおいて、データの書込み番地を示すライト・ポイン
タと、データの読み出し番地を示すリード・ポインタと
、上記データ・バッファと同一のアドレス空間を持つＲ
ＡＭと、上記ライト・ポインタのイ直を＋１したものと
上記リード・ポインタの値とを比較する第１の比較回路
と、上記ライト・ポインタの値とリード・ポインタの値
を比較する第２の比較回路とを具備し、且つ上記データ
・バッファにデータの「かたまり」の最後のデータを書
き込む時、当該書込み番地と同一の上記ＲＡＭの番地に
所定値のフラグを書込み、第１の比較回路が一致を出力
したときには上記ライト・ポインタのインクリメントを
禁止し、上記第２の比較回路がライト・ポインタの値が
リード・ポインタの値より進んでいることを示す信号を
出力したときには上記データ・バッファ及びＲＡＭの読
み出しを行うよう構成されていることを特徴とするもの
である。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明が適用される通信システムの１例を示す
図、第２図はデータ・バッファに関連せる部分の１例を
示す図、第３図はデータ・バッファに書き込まれている
ときのリード・ポインタとランド・ポインタとの関係を
示す図、第４図はライト・ポインタのインクリメント禁
止時におけるリード・ポインタとライト・ポインタの関
係を示す図である。
図、第２図はデータ・バッファに関連せる部分の１例を
示す図、第３図はデータ・バッファに書き込まれている
ときのリード・ポインタとランド・ポインタとの関係を
示す図、第４図はライト・ポインタのインクリメント禁
止時におけるリード・ポインタとライト・ポインタの関
係を示す図である。
第１図において、ＬＡＮはローカル・エリア・ネットワ
ーク、１はデータ・バッファ、２はアダプタ、３は中央
処理装置、４はメモリをそれぞれ示している。ローカル
・エリア・ネットワークＬＡＮにはパケットが流れる。
ーク、１はデータ・バッファ、２はアダプタ、３は中央
処理装置、４はメモリをそれぞれ示している。ローカル
・エリア・ネットワークＬＡＮにはパケットが流れる。
ローカル・エリア・ネットワークのデータ転送速度は、
例えばＩＯＭビット／Ｓである。パケットは、フラグ、
転送先アドレス、転送元アドレス、データ部、フレーム
・チェック・シーケンス及びフラグ等から構成され
・ている。データ・バッファ１の中にはローカル・エリ
ア・ネットワークから転送されて来たパケットが格納さ
れる。データ・バッファ１は例えば８ビツトＸ１６ＫＷ
の大きさを持つ。アダプタ２は、通信制御用のチャネル
装置であって、ローカル・エリア・ネットワークＬＡＮ
上に流れるパケットの転送先アドレスが自己を指定して
いれば、これをデータ・バッファ１に書き込み、しかる
後にパケットをデータ・バッファ１から読み出してこれ
をメモリに書き込む。アダプタ２は例えばマイクロプロ
セッサ制御のものである。
例えばＩＯＭビット／Ｓである。パケットは、フラグ、
転送先アドレス、転送元アドレス、データ部、フレーム
・チェック・シーケンス及びフラグ等から構成され
・ている。データ・バッファ１の中にはローカル・エリ
ア・ネットワークから転送されて来たパケットが格納さ
れる。データ・バッファ１は例えば８ビツトＸ１６ＫＷ
の大きさを持つ。アダプタ２は、通信制御用のチャネル
装置であって、ローカル・エリア・ネットワークＬＡＮ
上に流れるパケットの転送先アドレスが自己を指定して
いれば、これをデータ・バッファ１に書き込み、しかる
後にパケットをデータ・バッファ１から読み出してこれ
をメモリに書き込む。アダプタ２は例えばマイクロプロ
セッサ制御のものである。
第２図は本発明によるデータ・バッファ及びその関連部
分の１例のブロック図である。第２図において、５はラ
イト・ポインタ、６はリード・ボインク、７はマルチプ
レクサ、８はドライバ、９はドライバ、１０は１ビツト
Ｘ１６ＫＷのＲＡＭ、１１は＋１回路、１２と１３は比
較回路、１４はフリップ・フロップをそれぞれ示してい
る。
分の１例のブロック図である。第２図において、５はラ
イト・ポインタ、６はリード・ボインク、７はマルチプ
レクサ、８はドライバ、９はドライバ、１０は１ビツト
Ｘ１６ＫＷのＲＡＭ、１１は＋１回路、１２と１３は比
較回路、１４はフリップ・フロップをそれぞれ示してい
る。
ライト・ポインタ５は１４ビツト構成のものであって、
ライトすべき番地を示している。リード・ポインタ６も
１４ビツト構成であり、これはデータをリードすべき番
地を示している。ドライバ８はライト・データをドライ
ブするものであり、ドライバ９はリード・データをドラ
イブするものである。ＲＡＭｌ０の第１番地はデータ・
バッファ１の第１番地に対応しており、ＲＡＭｌ０の第
１番地のフラグがｒｌＪであれば、データ・バッファ１
の第１番地のデータがパケットの最後のデータであるこ
とを示している。＋１回路１１は、ライト・ポインタ５
から出力されるデータを＋１するものである。比較回路
１２は、＋１回路１１の出力とリード・ポインタ６の内
容とを比較するものである。比較回路１３は、ライト・
ポインタ５の内容とリード・ポインタ６の内容とを比較
するものである。フリップ・フロップ１４は、比較回路
１２が一致を出力した時にセットされる。
ライトすべき番地を示している。リード・ポインタ６も
１４ビツト構成であり、これはデータをリードすべき番
地を示している。ドライバ８はライト・データをドライ
ブするものであり、ドライバ９はリード・データをドラ
イブするものである。ＲＡＭｌ０の第１番地はデータ・
バッファ１の第１番地に対応しており、ＲＡＭｌ０の第
１番地のフラグがｒｌＪであれば、データ・バッファ１
の第１番地のデータがパケットの最後のデータであるこ
とを示している。＋１回路１１は、ライト・ポインタ５
から出力されるデータを＋１するものである。比較回路
１２は、＋１回路１１の出力とリード・ポインタ６の内
容とを比較するものである。比較回路１３は、ライト・
ポインタ５の内容とリード・ポインタ６の内容とを比較
するものである。フリップ・フロップ１４は、比較回路
１２が一致を出力した時にセットされる。
第２図の実施例は下記のように動作する。ライト・デー
タは、ドライバ８を通り、データ・バッファ１内のライ
ト・ポインタ５の示す番地にライトされる。ライトされ
ると、このライト・ポインタ５は＋１される。１個のパ
ケットの最後のデータまでライトされると、「１」のＥ
ＮＤ信号が入力され、フラグを格納するＲＡＭｌ０内の
最後のデータのアドレスに「１」がライトされる。こう
して、ライト・データは、リード側とは独立にデータ・
バッファ１内に格納されていく。ライト・ポインタ５の
内容がリード・ポインタ６の内容より進むと、リード側
の回路が動作し、リード・ポインタ６の示す番地からデ
ータが順番に読み出され、ＲＡＭｌ０から「１」のフラ
グが読み出されるまでを１個のパケットとして認識する
。データ・バ・７フア１に与えられるアドレスは、ライ
ト・ポインタ５の値及びリード・ポインタ６の値をマル
チプレクサ７で選択されるので、ライト・サイクルとリ
ード・サイクルが重なったときは、リード・サイクルは
１サイクルだけ延ばされる。
タは、ドライバ８を通り、データ・バッファ１内のライ
ト・ポインタ５の示す番地にライトされる。ライトされ
ると、このライト・ポインタ５は＋１される。１個のパ
ケットの最後のデータまでライトされると、「１」のＥ
ＮＤ信号が入力され、フラグを格納するＲＡＭｌ０内の
最後のデータのアドレスに「１」がライトされる。こう
して、ライト・データは、リード側とは独立にデータ・
バッファ１内に格納されていく。ライト・ポインタ５の
内容がリード・ポインタ６の内容より進むと、リード側
の回路が動作し、リード・ポインタ６の示す番地からデ
ータが順番に読み出され、ＲＡＭｌ０から「１」のフラ
グが読み出されるまでを１個のパケットとして認識する
。データ・バ・７フア１に与えられるアドレスは、ライ
ト・ポインタ５の値及びリード・ポインタ６の値をマル
チプレクサ７で選択されるので、ライト・サイクルとリ
ード・サイクルが重なったときは、リード・サイクルは
１サイクルだけ延ばされる。
ライト・ポインタ５がリード・ポインタ６に追い着こう
としたときには、比較回路１３により追い着く１アドレ
ス前が検出され、フリップ・フロップ１４がセットされ
る。このフリップ・フロップ１４がセットされると、ラ
イト・ポインタ５のインクリメントが禁止される。こう
することによって、リード・ポインタ６で示される番地
とライト・ポインタで示される番地の間のデータは常に
保障される。
としたときには、比較回路１３により追い着く１アドレ
ス前が検出され、フリップ・フロップ１４がセットされ
る。このフリップ・フロップ１４がセットされると、ラ
イト・ポインタ５のインクリメントが禁止される。こう
することによって、リード・ポインタ６で示される番地
とライト・ポインタで示される番地の間のデータは常に
保障される。
第３図はライト・ポインタの指す番地がリード・ポイン
タの指す番地より進んでいる状況を示す図である。この
ような場合には、リード側の回路が動作し、データ・バ
ッファ１及びＲＡＭｌ０からデータが順番に読み出され
る。
タの指す番地より進んでいる状況を示す図である。この
ような場合には、リード側の回路が動作し、データ・バ
ッファ１及びＲＡＭｌ０からデータが順番に読み出され
る。
第４図はライト・ポインタの値を＋１したものがリード
・ポインタの値と等しくなった状態を示す。このような
場合には、ライト・ポインタ５のインクリメントは禁止
される。
・ポインタの値と等しくなった状態を示す。このような
場合には、ライト・ポインタ５のインクリメントは禁止
される。
以上の説明から明らかなように、本発明によれば、ＲＡ
、Ｍにデータの「かたまり」の境界を示すフラグを書き
込むので、データ・バッファにデータの「かたまり」を
連続して書き込むことが出来、このため、データ・バッ
ファの容量を有効に利用することが出来る。また、入口
側と出口側とが独立して動作できるため、データ・バッ
ファの使用効率を向上させることが出来る。
、Ｍにデータの「かたまり」の境界を示すフラグを書き
込むので、データ・バッファにデータの「かたまり」を
連続して書き込むことが出来、このため、データ・バッ
ファの容量を有効に利用することが出来る。また、入口
側と出口側とが独立して動作できるため、データ・バッ
ファの使用効率を向上させることが出来る。
第１図は本発明が適用される通信システムの１例を示す
図、第２図はデータ・バッファに関連せる部分の１例を
示す図、第３図はデータがデータ□ ・バッファに書
き込まれているときのリード・ポインタとライト・ポイ
ンタとの関係を示す図、第４図はライト・ポインタのイ
ンクリメント禁止時におけるリード・ポインタとライト
・ポインタの関係を示す図である。 ＬＡＮ・・・ローカル・エリア・ネットワーク、１・・
・データ・バッファ、２・・・アダプタ、３・・・中央
処理装置、４・・・メモリ、５・・・ライト・ポインタ
、６・・・リード・ポインタ、７・・・マルチプレクサ
、８・・・ドライバ、９・・・ドライバ、１０・・・１
ビツトＸ１６ＫＷのＲＡＭ、１１・・・＋１回路、１２
と１３・・・比較回路、１４・・・フリップ・フロップ
。 特許出願人 パナファコム株式会社 代理人弁理士 京 谷 四 部 第１図
図、第２図はデータ・バッファに関連せる部分の１例を
示す図、第３図はデータがデータ□ ・バッファに書
き込まれているときのリード・ポインタとライト・ポイ
ンタとの関係を示す図、第４図はライト・ポインタのイ
ンクリメント禁止時におけるリード・ポインタとライト
・ポインタの関係を示す図である。 ＬＡＮ・・・ローカル・エリア・ネットワーク、１・・
・データ・バッファ、２・・・アダプタ、３・・・中央
処理装置、４・・・メモリ、５・・・ライト・ポインタ
、６・・・リード・ポインタ、７・・・マルチプレクサ
、８・・・ドライバ、９・・・ドライバ、１０・・・１
ビツトＸ１６ＫＷのＲＡＭ、１１・・・＋１回路、１２
と１３・・・比較回路、１４・・・フリップ・フロップ
。 特許出願人 パナファコム株式会社 代理人弁理士 京 谷 四 部 第１図
Claims (1)
- ２個の転送パス間にデータ・バッファを具備する通信シ
ステムにおいて、データの書込み番地を示すライト・ポ
インタと、データの読み出し番地を示すリード・ポイン
タと、上記データ・バッファと同一のアドレス空間を持
つＲＡＭと、上記ライト・ポインタの値を＋１したもの
と上記リード・ポインタの値とを比較する第１の比較回
路と、上記ライト・ポインタの値とリード・ポインタの
値を比較する第２の比較回路とを具備し、且つ上記デー
タ・バッファにデータの「かたまり」の最後のデータを
書き込む時、当該書込み番地と同一の上記ＲＡＭの番地
に所定値のフラグを書込み、第１の比較回路が一致を出
力したときには上記ライト・ポインタのインクリメント
を禁止し、上記第２の比較回路がライト・ポインタの値
がリード・ポインタの値より進んでいることを示す信号
を出力したときには上記データ・バッファ及びＲＡＭの
読み出しを行うよう構成されていることを特徴とするバ
ッファの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18240584A JPS6160124A (ja) | 1984-08-31 | 1984-08-31 | バツフアの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18240584A JPS6160124A (ja) | 1984-08-31 | 1984-08-31 | バツフアの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6160124A true JPS6160124A (ja) | 1986-03-27 |
Family
ID=16117728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18240584A Pending JPS6160124A (ja) | 1984-08-31 | 1984-08-31 | バツフアの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160124A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263561A (ja) * | 1986-05-09 | 1987-11-16 | Fujitsu Ltd | デ−タ転送方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5015441A (ja) * | 1973-06-08 | 1975-02-18 | ||
| JPS5539015A (en) * | 1978-09-12 | 1980-03-18 | Seiko Instr & Electronics Ltd | Production of wrist watch case |
| JPS5812200A (ja) * | 1981-07-13 | 1983-01-24 | Fanuc Ltd | メモリ検査方法 |
-
1984
- 1984-08-31 JP JP18240584A patent/JPS6160124A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5015441A (ja) * | 1973-06-08 | 1975-02-18 | ||
| JPS5539015A (en) * | 1978-09-12 | 1980-03-18 | Seiko Instr & Electronics Ltd | Production of wrist watch case |
| JPS5812200A (ja) * | 1981-07-13 | 1983-01-24 | Fanuc Ltd | メモリ検査方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263561A (ja) * | 1986-05-09 | 1987-11-16 | Fujitsu Ltd | デ−タ転送方式 |
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