JPS6160614B2 - - Google Patents
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- JPS6160614B2 JPS6160614B2 JP51035825A JP3582576A JPS6160614B2 JP S6160614 B2 JPS6160614 B2 JP S6160614B2 JP 51035825 A JP51035825 A JP 51035825A JP 3582576 A JP3582576 A JP 3582576A JP S6160614 B2 JPS6160614 B2 JP S6160614B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子によつて構成された回路に
関し、特に絶縁ゲート型電界効果トランジスタを
用いた回路に関するものである。
関し、特に絶縁ゲート型電界効果トランジスタを
用いた回路に関するものである。
なお、以下の説明はすべて代表的なMOSトラ
ンジスタ（以下MOSTと称す）であつてかつＮ
チヤンネルMOSTで行ない、高レベルが論理
“１”レベルであり、低レベルが論理“０”レベ
ルである。しかし回路的にはＰチヤンネル
MOSTでも本質的に同様である。
ンジスタ（以下MOSTと称す）であつてかつＮ
チヤンネルMOSTで行ない、高レベルが論理
“１”レベルであり、低レベルが論理“０”レベ
ルである。しかし回路的にはＰチヤンネル
MOSTでも本質的に同様である。
MOSTを用いたダイナミツク集積化回路の動
作は、活性動作期間と、リセツト・プリチヤージ
期間に分けられ、それぞれの期間で回路を駆動す
る外部入力、或いは内部発生クロツクタイミング
波形を活性動作タイミング波形、及びリセツト・
プリチヤージタイミング波形と呼ぶことにする。
前者の波形は本来の回路動作の遂行に関連し、後
者の波形は前回の活性動作期間の回路の終了状態
をリセツトし、次回の活性動作期間に対して予備
設定を行なう機能を有する。リセツト・プリチヤ
ージ期間から活性動作期間に、或いは活性動作期
間からリセツト・プリチヤージ期間に移行する場
合、それぞれ移行して直ちに活性動作タイミング
波形或いはリセツト・プリチヤージタイミング波
形が立ち上ることが、高速動作を得る上で望まし
い。このときそれぞれの場合、リセツト・プリチ
ヤージタイミング波形或いは活性動作タイミング
波形が充分立ち下がつていないと（殆んどの場
合、MOSTの閾値電圧以下）、回路に直流電流が
流れ電力を消費してしまう。実際的には、リセツ
ト・プリチヤージタイミング波形、或いは活性動
作タイミング波形が充分低レベルになつてからで
ないと活性動作タイミング波形或いはリセツト・
プリチヤージタイミング波形は立ち上ることは殆
んどできない。そこで移行して直ちに立ち上るよ
う高速な活性動作タイミング波形、或いはリセツ
ト・プリチヤージタイミング波形が要求される場
合、共通の回路段に連がるリセツト・プリチヤー
ジタイミング波形、或いは活性動作タイミング波
形がそれぞれリセツト・プリチヤージ期間或いは
活性動作期間の内に、その機能を果して、立ち下
がるようにすれば、この要求は満足される。
作は、活性動作期間と、リセツト・プリチヤージ
期間に分けられ、それぞれの期間で回路を駆動す
る外部入力、或いは内部発生クロツクタイミング
波形を活性動作タイミング波形、及びリセツト・
プリチヤージタイミング波形と呼ぶことにする。
前者の波形は本来の回路動作の遂行に関連し、後
者の波形は前回の活性動作期間の回路の終了状態
をリセツトし、次回の活性動作期間に対して予備
設定を行なう機能を有する。リセツト・プリチヤ
ージ期間から活性動作期間に、或いは活性動作期
間からリセツト・プリチヤージ期間に移行する場
合、それぞれ移行して直ちに活性動作タイミング
波形或いはリセツト・プリチヤージタイミング波
形が立ち上ることが、高速動作を得る上で望まし
い。このときそれぞれの場合、リセツト・プリチ
ヤージタイミング波形或いは活性動作タイミング
波形が充分立ち下がつていないと（殆んどの場
合、MOSTの閾値電圧以下）、回路に直流電流が
流れ電力を消費してしまう。実際的には、リセツ
ト・プリチヤージタイミング波形、或いは活性動
作タイミング波形が充分低レベルになつてからで
ないと活性動作タイミング波形或いはリセツト・
プリチヤージタイミング波形は立ち上ることは殆
んどできない。そこで移行して直ちに立ち上るよ
う高速な活性動作タイミング波形、或いはリセツ
ト・プリチヤージタイミング波形が要求される場
合、共通の回路段に連がるリセツト・プリチヤー
ジタイミング波形、或いは活性動作タイミング波
形がそれぞれリセツト・プリチヤージ期間或いは
活性動作期間の内に、その機能を果して、立ち下
がるようにすれば、この要求は満足される。
本発明の目的は入力信号パルスを受けると同期
して立ち上り、当回路内部で入力信号パルス幅よ
り短い範囲でパルス幅を決められて立ち下がると
いう上記要求を満たす出力波形を発生する回路を
提供することである。
して立ち上り、当回路内部で入力信号パルス幅よ
り短い範囲でパルス幅を決められて立ち下がると
いう上記要求を満たす出力波形を発生する回路を
提供することである。
以下、本発明を図面を参照して説明する。第１
図に本発明の原理回路図を示し、第２図に第１図
における各節点の波形を示す。クロツク入力φ、
及びφの反転が、当回路に加えられる。クロツ
ク入力φが立ち上る前は、は通常ＶDDレベルに
あり、このときクロツク入力φは接地レベルにあ
るため節点２はトランジスタＱ３を介して接地レ
ベルとなつているため、節点１は（ＶDD−閾値電
圧）レベルにあつて、節点１と節点２の間のブー
トストラツプ・コンデンサCF（ＶDD−閾値電
圧）レベルに充電されている。Φが立ち下がり、
φが立ち上がると、節点２はトランジスタＱ３を
介して立ち上り、この節点２の立ち上りはコンデ
ンサCFにより節点１のレベルが上昇して〔ＶDD
−閾値電圧＋ＣＦ／ＣＩ＋ＣＦ×V2。
図に本発明の原理回路図を示し、第２図に第１図
における各節点の波形を示す。クロツク入力φ、
及びφの反転が、当回路に加えられる。クロツ
ク入力φが立ち上る前は、は通常ＶDDレベルに
あり、このときクロツク入力φは接地レベルにあ
るため節点２はトランジスタＱ３を介して接地レ
ベルとなつているため、節点１は（ＶDD−閾値電
圧）レベルにあつて、節点１と節点２の間のブー
トストラツプ・コンデンサCF（ＶDD−閾値電
圧）レベルに充電されている。Φが立ち下がり、
φが立ち上がると、節点２はトランジスタＱ３を
介して立ち上り、この節点２の立ち上りはコンデ
ンサCFにより節点１のレベルが上昇して〔ＶDD
−閾値電圧＋ＣＦ／ＣＩ＋ＣＦ×V2。
こゝでCIは節点１の容量であり、V2は節点２
の電圧である。〕 MOSTQ３は、非飽和領域を維持し、出力、節
点２はφとほゞ同期して立ち上り、出力の所要パ
ルス幅がφの立ち上り時間より長い場合、φと等
しい最終レベル（通常ＶDDにまで達する。節点２
はまた第１図に示すように遅延回路に入力として
連がり、遅延回路の出力、即ち節点３は、第２図
に示すように、節点２から時間Tdだけ遅れて立
ち上るようにする。節点３が上昇するとMOSTQ
２及びMOSTQ４が導通状態になるが、このとき
は低レベルにあつてMOSTQ１は非導通状態に
あるため、節点１がまず急速に上述の上昇したレ
ベルが大地電位までレベルが落とされる。したが
つて次いでMOSTQ３が非導通状態になり、すで
にMOSTQ４の導通によつてＶDDレベルより低下
している節点２の電位はMOSTQ３のオフによつ
てやはり急速に大地電位レベルに低下していく。
節点３が上昇してから、出力、節点２が下降して
大地電位に至るまでの動作は急速であり、節点２
の上昇している期間の幅は遅延回路により決まる
遅延時間Tdとほゞ一致する。したがつて節点２
にはクロツク入力φより短いパルス幅の範囲で遅
延回路により決められる幅を維持して急速に立ち
下がるという所要の出力波形が得られる。
の電圧である。〕 MOSTQ３は、非飽和領域を維持し、出力、節
点２はφとほゞ同期して立ち上り、出力の所要パ
ルス幅がφの立ち上り時間より長い場合、φと等
しい最終レベル（通常ＶDDにまで達する。節点２
はまた第１図に示すように遅延回路に入力として
連がり、遅延回路の出力、即ち節点３は、第２図
に示すように、節点２から時間Tdだけ遅れて立
ち上るようにする。節点３が上昇するとMOSTQ
２及びMOSTQ４が導通状態になるが、このとき
は低レベルにあつてMOSTQ１は非導通状態に
あるため、節点１がまず急速に上述の上昇したレ
ベルが大地電位までレベルが落とされる。したが
つて次いでMOSTQ３が非導通状態になり、すで
にMOSTQ４の導通によつてＶDDレベルより低下
している節点２の電位はMOSTQ３のオフによつ
てやはり急速に大地電位レベルに低下していく。
節点３が上昇してから、出力、節点２が下降して
大地電位に至るまでの動作は急速であり、節点２
の上昇している期間の幅は遅延回路により決まる
遅延時間Tdとほゞ一致する。したがつて節点２
にはクロツク入力φより短いパルス幅の範囲で遅
延回路により決められる幅を維持して急速に立ち
下がるという所要の出力波形が得られる。
次に具体的な本発明の回路例を第３図に示す。
MOSTQ５からMOSTQ１０の６個のMOSTによ
り遅延回路を構成している。第３図における各節
点の波形を第４図に示す。クロツク入力は通常
ＶDDレベルにあり、節点４は大地電位、節点５は
（ＶDD−閾値電圧）レベル、及び節点３は大地電
位に設定される。φが上昇すると出力節点２が同
期して立ち上り、MOSTQ５が導通して、が充
分低下してから、節点４が（ＶDD−閾値電圧）レ
ベルまで上昇していく。節点４が閾値電圧を越え
ると、MOSTQ８が導通し、このときにはは低
下してMOSTQ７は非導通か、それに近い状態か
ら非導通に移るので、節点５は（ＶDD−閾値電
圧）レベルから大地電位まで低下していく。
MOSTQ９はφが上昇すると導通するが、
MOSTQ１０が非導通かそれに近い状態になつて
からでないと節点３が上昇しないよう、MOSTQ
１０の寸法（Ｗ／Ｌ。こゝでＷはチヤネル幅、Ｌはチ ヤネル長を示す。）をMOSTQ９より大きくす
る。したがつて節点５が充分低下してから、節点
３がMOSTQ９を通して、（ＶDD−閾値電圧）レ
ベルまで上昇していく。節点３が閾値電圧を越え
て上昇すると、前述のように出力、節点２は急速
レベルが低下する。第４図に示すように、節点２
が上昇してから節点３が上昇するまでの時間が
MOSTQ５からMOSTQ１０の６個のMOSTで構
成される遅延回路による遅延時間Tdであり、こ
れが出力、節点２の上昇している期間の幅とほゞ
一致する。遅延時間Tdの値はMOSTQ５，
MOSTQ８及びMOSTQ１０の寸法の採り方で調
節でき、MOSTQ５，MOSTQ８の寸法を小さ
く、MOSTQ１０の寸法を大きくすれば、Tdを
長くする向きとなる。第３図の回路でＶDD電源か
らの直流電流は、遅延時間Tdの間、MOSTQ９
において流れるだけでそれも小さく抑えられるの
で、この回路は低電力で動作させることができ
る。
MOSTQ５からMOSTQ１０の６個のMOSTによ
り遅延回路を構成している。第３図における各節
点の波形を第４図に示す。クロツク入力は通常
ＶDDレベルにあり、節点４は大地電位、節点５は
（ＶDD−閾値電圧）レベル、及び節点３は大地電
位に設定される。φが上昇すると出力節点２が同
期して立ち上り、MOSTQ５が導通して、が充
分低下してから、節点４が（ＶDD−閾値電圧）レ
ベルまで上昇していく。節点４が閾値電圧を越え
ると、MOSTQ８が導通し、このときにはは低
下してMOSTQ７は非導通か、それに近い状態か
ら非導通に移るので、節点５は（ＶDD−閾値電
圧）レベルから大地電位まで低下していく。
MOSTQ９はφが上昇すると導通するが、
MOSTQ１０が非導通かそれに近い状態になつて
からでないと節点３が上昇しないよう、MOSTQ
１０の寸法（Ｗ／Ｌ。こゝでＷはチヤネル幅、Ｌはチ ヤネル長を示す。）をMOSTQ９より大きくす
る。したがつて節点５が充分低下してから、節点
３がMOSTQ９を通して、（ＶDD−閾値電圧）レ
ベルまで上昇していく。節点３が閾値電圧を越え
て上昇すると、前述のように出力、節点２は急速
レベルが低下する。第４図に示すように、節点２
が上昇してから節点３が上昇するまでの時間が
MOSTQ５からMOSTQ１０の６個のMOSTで構
成される遅延回路による遅延時間Tdであり、こ
れが出力、節点２の上昇している期間の幅とほゞ
一致する。遅延時間Tdの値はMOSTQ５，
MOSTQ８及びMOSTQ１０の寸法の採り方で調
節でき、MOSTQ５，MOSTQ８の寸法を小さ
く、MOSTQ１０の寸法を大きくすれば、Tdを
長くする向きとなる。第３図の回路でＶDD電源か
らの直流電流は、遅延時間Tdの間、MOSTQ９
において流れるだけでそれも小さく抑えられるの
で、この回路は低電力で動作させることができ
る。
本発明による回路の効果を示すため、まず第５
図の回路を参照する。この回路はMOSメモリ集
積回路のタイミング発生回路の１部で外部の
TTLレベルクロツクTLLを受けて、アドレス・
インバータ・バツフアの活性化タイミングφ、及
びメモリ集積回路全体にわたるリセツト・プリチ
ヤージタイミングＰを発生する機能を有する。
図の回路を参照する。この回路はMOSメモリ集
積回路のタイミング発生回路の１部で外部の
TTLレベルクロツクTLLを受けて、アドレス・
インバータ・バツフアの活性化タイミングφ、及
びメモリ集積回路全体にわたるリセツト・プリチ
ヤージタイミングＰを発生する機能を有する。
第５図の各節点の動作波形を第６図に示す。
TTLレベルクロツクTTLが低いレベルの間が活
性動作期間、高レベルの間がリセツト・プリチヤ
ージ期間に対応する。TTLが高レベルのとき、
即ちリセツト・プリチヤージ期間の充分後半では
節点１、節点９は（ＶDD−閾値電圧）レベル、節
点３、節点７、節点８は大地電位にあり、節点
２、節点６のレベルはほゞ等しく、MOSTQ３の
寸法を、MOSTQ２より充分大きく採つてあつて
閾値電圧以下であり、節点４と節点５の間のブー
ト・ストラツプ・コンデンサCF２の効果によ
り、節点４はＶDDレベルを越えて上昇し 〔ＶDD−閾値電圧＋ＣＦ２／Ｃ４＋ＣＦ２×V5。
TTLレベルクロツクTTLが低いレベルの間が活
性動作期間、高レベルの間がリセツト・プリチヤ
ージ期間に対応する。TTLが高レベルのとき、
即ちリセツト・プリチヤージ期間の充分後半では
節点１、節点９は（ＶDD−閾値電圧）レベル、節
点３、節点７、節点８は大地電位にあり、節点
２、節点６のレベルはほゞ等しく、MOSTQ３の
寸法を、MOSTQ２より充分大きく採つてあつて
閾値電圧以下であり、節点４と節点５の間のブー
ト・ストラツプ・コンデンサCF２の効果によ
り、節点４はＶDDレベルを越えて上昇し 〔ＶDD−閾値電圧＋ＣＦ２／Ｃ４＋ＣＦ２×V5。
こゝで、C4は節点４の容量であり、V5は節点
５の電圧である。〕 MOSTQ７を非飽和領域に駆動して節点５はＶDD
レベルになつている。TTLが高レベルから低レ
ベルに遷移して、活性動作期間に入るとMOSTQ
３，MOSTQ５が非導通になり、節点１と節点２
の間のブート・ストラツプ・コンデンサCF1の効
果により、節点１はＶDDレベルを越えて上昇し 〔ＶDD−閾値電圧＋ＣＦ１／Ｃ１＋ＣＦ１×V2。
５の電圧である。〕 MOSTQ７を非飽和領域に駆動して節点５はＶDD
レベルになつている。TTLが高レベルから低レ
ベルに遷移して、活性動作期間に入るとMOSTQ
３，MOSTQ５が非導通になり、節点１と節点２
の間のブート・ストラツプ・コンデンサCF1の効
果により、節点１はＶDDレベルを越えて上昇し 〔ＶDD−閾値電圧＋ＣＦ１／Ｃ１＋ＣＦ１×V2。
こゝでC1は節点１の容量であり、V2は節点２
の電圧である。〕、MOSTQ２を非飽和領域に駆動
して、まず節点２がＶDDレベルまで上昇し次いで
節点３が（ＶDD−閾値電圧）レベルまで上昇して
いく。MOSTQ８の寸法は、MOSTQ７より充分
大きく採つてあつて節点３が上昇すると、Ｐは閾
値電圧以下の低レベルまで移行する。Ｐが下がる
と、MOSTQ１３，MOSTQ１４は非導通にな
り、節点８がMOSTQ１２を通して（ＶDD−閾値
電圧）レベルまで上昇し、次いでMOSTQ１５に
より、節点９が（ＶDD−閾値電圧）の充電レベル
から大地電位まで下降する。節点６と節点７の間
のブート・ストラツプ・コンデンサCF3は、節点
６が節点１２の上昇に伴なつてMOSTQ９を通し
て（ＶDD−閾値電圧）レベルまで上昇するため、
節点９が下がるまで（ＶDD−閾値電圧）レベルに
充電される。節点９が下がつてMOSTQ１１が非
導通になると、CF3の効果により、節点６はＶDD
レベルを越えて上昇し〔ＶDD−閾値電圧＋
ＣＦ３／Ｃ６＋ＣＦ３×V7。
の電圧である。〕、MOSTQ２を非飽和領域に駆動
して、まず節点２がＶDDレベルまで上昇し次いで
節点３が（ＶDD−閾値電圧）レベルまで上昇して
いく。MOSTQ８の寸法は、MOSTQ７より充分
大きく採つてあつて節点３が上昇すると、Ｐは閾
値電圧以下の低レベルまで移行する。Ｐが下がる
と、MOSTQ１３，MOSTQ１４は非導通にな
り、節点８がMOSTQ１２を通して（ＶDD−閾値
電圧）レベルまで上昇し、次いでMOSTQ１５に
より、節点９が（ＶDD−閾値電圧）の充電レベル
から大地電位まで下降する。節点６と節点７の間
のブート・ストラツプ・コンデンサCF3は、節点
６が節点１２の上昇に伴なつてMOSTQ９を通し
て（ＶDD−閾値電圧）レベルまで上昇するため、
節点９が下がるまで（ＶDD−閾値電圧）レベルに
充電される。節点９が下がつてMOSTQ１１が非
導通になると、CF3の効果により、節点６はＶDD
レベルを越えて上昇し〔ＶDD−閾値電圧＋
ＣＦ３／Ｃ６＋ＣＦ３×V7。
こゝでC6は節点６の容量であり、V7は節点７
の電圧である。〕、MOSTQ１０を非飽和領域に駆
動して、φ１はＶDDレベルまで上昇していく。φ
１はアドレス・インバータ・バツフアを活性化
し、メモリの回路動作が開始される。
の電圧である。〕、MOSTQ１０を非飽和領域に駆
動して、φ１はＶDDレベルまで上昇していく。φ
１はアドレス・インバータ・バツフアを活性化
し、メモリの回路動作が開始される。
活性動作期間が終了してTTLが高レベルに遷
移し、リセツト・プリチヤージ期間に入ると
MOSTQ３，MOSTQ５が導通し、節点２、次い
で節点３がそれぞれ閾値電圧以下の低レベル、及
びMOSTQ４が非導通になるため、大地電位に移
行する。節点３が下がると、MOSTQ８が非導通
になり、ブート・ストラツプ・コンデンサCF2の
効果によつて、ＰはＶDDまで上昇していく。これ
に伴ないMOSTQ１２が既に非導通であるため、
MOSTQ１３を通して節点８が大地電位に至り、
MOSTQ１５が非導通になつてMOSTQ１４を通
して節点９が充電される（ＶDD−閾値電圧）レベ
ルに至る。節点６はMOSTQ９を通して節点２と
共に既に閾値電圧以下の低レベルになつていて、
MOSTQ１０は非導通状態にあり節点９の上昇に
より、φ１は直ちに大地電位に至る。第５図の回
路動作は以上の通りであるが、メモリの回路動作
上、最初の活性化タイミングであるφ１が上昇し
始めるのに、第６図に示すように時間（t1＋t2＋
t3＋t4＋t5）を要している。
移し、リセツト・プリチヤージ期間に入ると
MOSTQ３，MOSTQ５が導通し、節点２、次い
で節点３がそれぞれ閾値電圧以下の低レベル、及
びMOSTQ４が非導通になるため、大地電位に移
行する。節点３が下がると、MOSTQ８が非導通
になり、ブート・ストラツプ・コンデンサCF2の
効果によつて、ＰはＶDDまで上昇していく。これ
に伴ないMOSTQ１２が既に非導通であるため、
MOSTQ１３を通して節点８が大地電位に至り、
MOSTQ１５が非導通になつてMOSTQ１４を通
して節点９が充電される（ＶDD−閾値電圧）レベ
ルに至る。節点６はMOSTQ９を通して節点２と
共に既に閾値電圧以下の低レベルになつていて、
MOSTQ１０は非導通状態にあり節点９の上昇に
より、φ１は直ちに大地電位に至る。第５図の回
路動作は以上の通りであるが、メモリの回路動作
上、最初の活性化タイミングであるφ１が上昇し
始めるのに、第６図に示すように時間（t1＋t2＋
t3＋t4＋t5）を要している。
第５図の回路は、TTLレベル入力クロツクT
ＴＬを受け、節点２でMOSレベル反転出力を得
て、これを基にφ１，Ｐというタイミングを発生
しているが、１、TTLの高レベルに対して節点
２が閾値電圧以下の充分な低レベルとなるよう
MOSTQ３の寸法がMOSTQ２に対し、充分大き
くならなければならない。２、MOSTQ３の寸法
は、TTLの入力容量の制限に収まるように配慮
が必要であることから、また３、スタンドバイＶ
DD電源電流の規格が加わることもあつて、
MOSTQ２の寸法は小さく抑えられるのが通常で
あり、したがつて、節点２を直接φ１としたり、
MOSTQ８のゲートに接続したりすることは、負
荷が重すぎて速度が低下するため、事実上、採用
できない。したがつて、第５図のように節点２と
φ１，Ｐの発生段の間にバツフア回路を入れて節
点２の負荷を軽くしているが、第６図のφ１はイ
ンバータ５段の応答を経て、上昇し始めており、
メモリの高速動作を得る上で、この時間を短縮す
ることが要求される。
ＴＬを受け、節点２でMOSレベル反転出力を得
て、これを基にφ１，Ｐというタイミングを発生
しているが、１、TTLの高レベルに対して節点
２が閾値電圧以下の充分な低レベルとなるよう
MOSTQ３の寸法がMOSTQ２に対し、充分大き
くならなければならない。２、MOSTQ３の寸法
は、TTLの入力容量の制限に収まるように配慮
が必要であることから、また３、スタンドバイＶ
DD電源電流の規格が加わることもあつて、
MOSTQ２の寸法は小さく抑えられるのが通常で
あり、したがつて、節点２を直接φ１としたり、
MOSTQ８のゲートに接続したりすることは、負
荷が重すぎて速度が低下するため、事実上、採用
できない。したがつて、第５図のように節点２と
φ１，Ｐの発生段の間にバツフア回路を入れて節
点２の負荷を軽くしているが、第６図のφ１はイ
ンバータ５段の応答を経て、上昇し始めており、
メモリの高速動作を得る上で、この時間を短縮す
ることが要求される。
第７図は、第５図の回路に、点線枠内の本発明
に成る回路を付け加え、MOSTQ１３，MOSTQ
１４のゲートを、第５図のＰに代えて点線枠内の
回路による発生タイミングP0とした構成の回路で
ある。第７図の各節点の動作波形を第８図に示
す。
に成る回路を付け加え、MOSTQ１３，MOSTQ
１４のゲートを、第５図のＰに代えて点線枠内の
回路による発生タイミングP0とした構成の回路で
ある。第７図の各節点の動作波形を第８図に示
す。
第５図及び第６図についての説明と相違する内
容に限ると第７図の回路動作は、第８図と併せて
次のように説明される。タイミングP0はＰと同期
して立ち上り、P0発生回路内で決まるパルス幅を
もつて立ち下り、リセツト・プリチヤージ期間の
内に大地電位に至るため、TTLが低レベルに移
行して活性動作期間に入る直前では、第５図の回
路と異なつてMOSTQ１３及びMOSTQ１４は非
導通になつている。TTLが低レベルになると節
点２次いで節点３が上昇し、Ｐが閾値電圧以下の
低レベルに移行するのは、第５図と同様である
が、MOSTQ１３が非導通であるため、節点１２
の上昇と共にMOSTQ１２を通して、節点８が
（ＶDD−閾値電圧）レベルまで上昇する。
MOSTQ１４も非導通であるから、節点８が閾値
電圧を越えて上昇すると節点９は（ＶDD−閾値電
圧）の充電レベルから大地電位に直ちに移行す
る。節点２が上昇してから、節点９が立ち下るま
での間に、節点６はMOSTQ９を通して（ＶDD−
閾値電圧）レベルまで上昇し、節点６と節点７の
間のブート・ストラツプ・コンデンサCF３も、
このレベルに充電される。節点９が下がつて
MOSTQ１１が非導通になると、CF３の効果に
より、節点６はＶDDレベルを越えて上昇し、
MOST１０を非飽和領域に駆動してφ１はＶDD
レベルまで上昇していく。φ１の上昇と共にメモ
リの回路動作が開始されるが、同時にMOSTQ２
６が導通し、このときにはＰは低レベルに移行し
てMOSTQ２７は殆んど非導通状態であるから、
φ２が上昇し始めて（ＶDD−閾値電圧）レベルま
で達する。φ２により節点１３は〔ＶDD−２×
（閾値電圧）〕レベルに、節点１２、節点１４は大
地電位に至る。また節点１１はMOSTQ１８を通
してＰと同じ閾値電圧以下の低レベルとなり、節
点１０と節点１１の間のブートストラツプ・コン
デンサCF４はほゞ〔ＶDD−２×（閾値電圧）〕レ
ベルに充電される。
容に限ると第７図の回路動作は、第８図と併せて
次のように説明される。タイミングP0はＰと同期
して立ち上り、P0発生回路内で決まるパルス幅を
もつて立ち下り、リセツト・プリチヤージ期間の
内に大地電位に至るため、TTLが低レベルに移
行して活性動作期間に入る直前では、第５図の回
路と異なつてMOSTQ１３及びMOSTQ１４は非
導通になつている。TTLが低レベルになると節
点２次いで節点３が上昇し、Ｐが閾値電圧以下の
低レベルに移行するのは、第５図と同様である
が、MOSTQ１３が非導通であるため、節点１２
の上昇と共にMOSTQ１２を通して、節点８が
（ＶDD−閾値電圧）レベルまで上昇する。
MOSTQ１４も非導通であるから、節点８が閾値
電圧を越えて上昇すると節点９は（ＶDD−閾値電
圧）の充電レベルから大地電位に直ちに移行す
る。節点２が上昇してから、節点９が立ち下るま
での間に、節点６はMOSTQ９を通して（ＶDD−
閾値電圧）レベルまで上昇し、節点６と節点７の
間のブート・ストラツプ・コンデンサCF３も、
このレベルに充電される。節点９が下がつて
MOSTQ１１が非導通になると、CF３の効果に
より、節点６はＶDDレベルを越えて上昇し、
MOST１０を非飽和領域に駆動してφ１はＶDD
レベルまで上昇していく。φ１の上昇と共にメモ
リの回路動作が開始されるが、同時にMOSTQ２
６が導通し、このときにはＰは低レベルに移行し
てMOSTQ２７は殆んど非導通状態であるから、
φ２が上昇し始めて（ＶDD−閾値電圧）レベルま
で達する。φ２により節点１３は〔ＶDD−２×
（閾値電圧）〕レベルに、節点１２、節点１４は大
地電位に至る。また節点１１はMOSTQ１８を通
してＰと同じ閾値電圧以下の低レベルとなり、節
点１０と節点１１の間のブートストラツプ・コン
デンサCF４はほゞ〔ＶDD−２×（閾値電圧）〕レ
ベルに充電される。
TTLが高レベルになつて、リセツト・プリチ
ヤージ期間に入ると節点２、次いで節点３が下降
し、Ｐが上昇するまでは第５図と同様であるが、
Ｐが上昇するとCF４の効果により、節点１０の
レベルが上昇して〔ＶDD−２×（閾値電圧）〕＋
ＣＦ４／Ｃ１０＋ＣＦ４×V11。
ヤージ期間に入ると節点２、次いで節点３が下降
し、Ｐが上昇するまでは第５図と同様であるが、
Ｐが上昇するとCF４の効果により、節点１０の
レベルが上昇して〔ＶDD−２×（閾値電圧）〕＋
ＣＦ４／Ｃ１０＋ＣＦ４×V11。
こゝでC10は節点１０の容量であり、V11は節
点１１の電圧である。〕、MOSTQ１８は非飽和領
域を維持し、P0はＰとほゞ同期して立ち上る。Ｐ
が充分上昇すると、φ２は閾値電圧以下の低レベ
ルとなるようにMOSTQ２７の寸法はMOSTQ２
６より充分大きく採つてある。したがつてP0が充
分上昇したときには、φ２は低レベルになつてい
てMOSTQ２１，MOSTQ２２は殆んど非導通状
態となり、第３図の説明で述べたように、
MOSTQ２０からMOSTQ２５の６個のMOSTで
構成される回路が応答する間、P0はＰとほゞ等し
い高レベルを採ち、結果として節点１４が上昇し
ていくと、MOSTQ１７，MOSTQ１９が導通し
て、P0は急速に大地電位に移行する。P0が高レベ
ルである間に、節点８が大地電位に次いで節点９
が（ＶDD−閾値電圧）レベルまで上昇して、φ１
を大地電位にし、次の活性動作期間に備えられる
よう、P0の高レベル期間の幅をMOSTQ２０から
MOSTQ２５の６個のMOSTで構成される回路の
MOSTの寸法を調整して設定しなければならな
い。
点１１の電圧である。〕、MOSTQ１８は非飽和領
域を維持し、P0はＰとほゞ同期して立ち上る。Ｐ
が充分上昇すると、φ２は閾値電圧以下の低レベ
ルとなるようにMOSTQ２７の寸法はMOSTQ２
６より充分大きく採つてある。したがつてP0が充
分上昇したときには、φ２は低レベルになつてい
てMOSTQ２１，MOSTQ２２は殆んど非導通状
態となり、第３図の説明で述べたように、
MOSTQ２０からMOSTQ２５の６個のMOSTで
構成される回路が応答する間、P0はＰとほゞ等し
い高レベルを採ち、結果として節点１４が上昇し
ていくと、MOSTQ１７，MOSTQ１９が導通し
て、P0は急速に大地電位に移行する。P0が高レベ
ルである間に、節点８が大地電位に次いで節点９
が（ＶDD−閾値電圧）レベルまで上昇して、φ１
を大地電位にし、次の活性動作期間に備えられる
よう、P0の高レベル期間の幅をMOSTQ２０から
MOSTQ２５の６個のMOSTで構成される回路の
MOSTの寸法を調整して設定しなければならな
い。
第８図に示すように、TTLが低レベルになり
活性動作期間に入つてから、φ１が上昇し始める
までの時間は（t1＋t4＋t5）であり、第６図と比較
して（t2＋t3）だけ短縮される。これはMOSTQ１
３，MOSTQ１４のゲートをタイミングP0として
活性動作期間に入り節点２が上昇すると、直ちに
節点８、節点９が応答するようにしたためであ
る。以上、第５図から第８図にわたる説明から、
本発明の回路により発生するタイミング波形を用
い、TTLレベル入力クロツクを受けて動作する
MOSメモリ集積回路において、活性動作期間の
高速化を計ることができるという例が示された。
活性動作期間に入つてから、φ１が上昇し始める
までの時間は（t1＋t4＋t5）であり、第６図と比較
して（t2＋t3）だけ短縮される。これはMOSTQ１
３，MOSTQ１４のゲートをタイミングP0として
活性動作期間に入り節点２が上昇すると、直ちに
節点８、節点９が応答するようにしたためであ
る。以上、第５図から第８図にわたる説明から、
本発明の回路により発生するタイミング波形を用
い、TTLレベル入力クロツクを受けて動作する
MOSメモリ集積回路において、活性動作期間の
高速化を計ることができるという例が示された。
以上述べたように、本発明によれば、入力信号
パルスと同期して立ち上り、当回路部内で、入力
信号パルス幅より短い範囲でパルス幅を決められ
て立ち下るという出力波形を発生する回路が得ら
れ、MOSTを用いたダイナミツク回路の高速動
作に有効となる。
パルスと同期して立ち上り、当回路部内で、入力
信号パルス幅より短い範囲でパルス幅を決められ
て立ち下るという出力波形を発生する回路が得ら
れ、MOSTを用いたダイナミツク回路の高速動
作に有効となる。
第１図は本発明の原理回路図であり、第２図に
その動作波形図を示す。第３図は本発明の実施例
回路であり、第４図はその動作波形図である。第
５図から第８図は、本発明の効果を示す図面であ
る。 図において、Q1，Q2はインバータを構成する
トランジスタ、Q3，Q4は出力回路トランジス
タ、CFはブートストラツプコンデンサを示す。
その動作波形図を示す。第３図は本発明の実施例
回路であり、第４図はその動作波形図である。第
５図から第８図は、本発明の効果を示す図面であ
る。 図において、Q1，Q2はインバータを構成する
トランジスタ、Q3，Q4は出力回路トランジス
タ、CFはブートストラツプコンデンサを示す。
Claims (1)
- １ ゲートに印加された第１の信号に応答して第
１の節点に電源電位を供給する第１の電界効果ト
ランジスタと、該第１の節点と基準電位との間に
接続された第２の電界効果トランジスタと、前記
第１の信号と逆相の第２の信号が印加される第２
の節点と、該第２の節点と出力節点との間に接続
されゲートが前記第１の節点に接続された第３の
電界効果トランジスタと、該第３のトランジスタ
のゲートと該出力節点との間に接続した静電容量
と、前記出力節点と前記基準電位との間に接続さ
れた第４の電界効果トランジスタと、前記出力節
点に入力が接続され出力が前記第２および第４の
トランジスタのゲートに接続され、該出力節点の
付勢から所定遅延時間後に遅延出力が付勢され、
前記第１の信号に応答して遅延出力が減勢される
遅延回路とを含み、上記入力信号の付勢に対応し
た該出力節点の活性化から上記遅延回路の所定遅
延時間に相当する時間後に前記第２および第４の
トランジスタを導通させて該出力節点を該基準電
位に向けて変化させもつて該入力節点への入力信
号の付勢に対して該出力節点にそれと同期して活
性化され該遅延回路の所定遅延時間に相当するパ
ルス幅のパルスを発生せしめるようにしたことを
特徴とする絶縁ゲート型電界効果トランジスタを
用いた半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3582576A JPS52119160A (en) | 1976-03-31 | 1976-03-31 | Semiconductor circuit with insulating gate type field dffect transisto r |
| GB13196/77A GB1524768A (en) | 1976-03-31 | 1977-03-29 | Timming signal generating circuits |
| US05/782,419 US4090096A (en) | 1976-03-31 | 1977-03-29 | Timing signal generator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3582576A JPS52119160A (en) | 1976-03-31 | 1976-03-31 | Semiconductor circuit with insulating gate type field dffect transisto r |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260429A Division JPS60216626A (ja) | 1984-12-10 | 1984-12-10 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52119160A JPS52119160A (en) | 1977-10-06 |
| JPS6160614B2 true JPS6160614B2 (ja) | 1986-12-22 |
Family
ID=12452719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3582576A Granted JPS52119160A (en) | 1976-03-31 | 1976-03-31 | Semiconductor circuit with insulating gate type field dffect transisto r |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4090096A (ja) |
| JP (1) | JPS52119160A (ja) |
| GB (1) | GB1524768A (ja) |
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| KR20200006004A (ko) | 2018-07-09 | 2020-01-17 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 시스템, 기판 처리 방법, 및 제어 프로그램 |
| WO2021024659A1 (ja) | 2019-08-08 | 2021-02-11 | 東京エレクトロン株式会社 | 基板処理システムおよび基板処理方法 |
| KR20210033418A (ko) | 2019-09-18 | 2021-03-26 | 도쿄엘렉트론가부시키가이샤 | 성막 시스템, 자화 특성 측정 장치 및 성막 방법 |
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| JPS5922444A (ja) * | 1982-07-28 | 1984-02-04 | Nec Corp | 駆動回路 |
| US4496852A (en) * | 1982-11-15 | 1985-01-29 | International Business Machines Corporation | Low power clock generator |
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| SE9300679L (sv) * | 1993-03-01 | 1994-09-02 | Ellemtel Utvecklings Ab | Bitsynkroniserare |
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