JPS6160615B2 - - Google Patents
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- Publication number
- JPS6160615B2 JPS6160615B2 JP2311078A JP2311078A JPS6160615B2 JP S6160615 B2 JPS6160615 B2 JP S6160615B2 JP 2311078 A JP2311078 A JP 2311078A JP 2311078 A JP2311078 A JP 2311078A JP S6160615 B2 JPS6160615 B2 JP S6160615B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- holding circuit
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
Landscapes
- Electronic Switches (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【発明の詳細な説明】
本願は電子スイツチ、特に、テレビ受像機の電
子選局に適用した時に効果の著しい不要入力信号
の排除機能をもつスイツチ回路に関するものであ
る。
子選局に適用した時に効果の著しい不要入力信号
の排除機能をもつスイツチ回路に関するものであ
る。
第１図は従来の電子スイツチ回路の一例であ
る。即ち入力端子ａより交流信号又は直流信号が
加わると、入力増巾器１０で保持回路（記憶回
路）の状態を変化させるのに必要な振幅のトリガ
信号を得、これをトランジスタ１で構成されるト
リガ回路１１に加えることによつて保持回路１２
をトリガする。この保持回路１２はトランジスタ
４，５と抵抗２，３，６，７で構成された双安定
回路であり、トリガ信号によりトランジスタ５，
１を介して電流が流されその結果トランジスタ
４，６に電流が流れて出力端ｃの電位が電源電位
に近い出力状態を変化する。この状態はトリガ信
号が消滅した後もそのまま保持（記憶）する。こ
の保持回路１２のリセツトは第１図の例では電源
電圧を一但しや断し再度投入する事により行える
が実用的には、何らかのリセツト回路が付加され
る場合が多い。
る。即ち入力端子ａより交流信号又は直流信号が
加わると、入力増巾器１０で保持回路（記憶回
路）の状態を変化させるのに必要な振幅のトリガ
信号を得、これをトランジスタ１で構成されるト
リガ回路１１に加えることによつて保持回路１２
をトリガする。この保持回路１２はトランジスタ
４，５と抵抗２，３，６，７で構成された双安定
回路であり、トリガ信号によりトランジスタ５，
１を介して電流が流されその結果トランジスタ
４，６に電流が流れて出力端ｃの電位が電源電位
に近い出力状態を変化する。この状態はトリガ信
号が消滅した後もそのまま保持（記憶）する。こ
の保持回路１２のリセツトは第１図の例では電源
電圧を一但しや断し再度投入する事により行える
が実用的には、何らかのリセツト回路が付加され
る場合が多い。
このような回路を例えばテレビ受像機の電子選
局に用いた場合には抵抗３を共通の抵抗として電
源の両端に第１図の回路を複数個並列接続する
（抵抗３は１個のみ用いられ、それぞれのトラン
ジスタ１及び４のエミツタが接続される共通のエ
ミツタ接続ラインに接続される）。このような構
成においては保持回路即ち具体的にはトランジス
タ４，５で構成される双安定回路の定数設定が適
切であれば、入力を印加された保持回路のみ選択
的に状態が他の保持回路と異なる状態に変化し、
その状態を入力が排除された後も保持する。従つ
てその出力で電子チユーナを制御すれば電子選局
を行うことができる。従来この種の構成において
入力端子ａには波形イの入力信号が印加され、そ
の出力端子ｃにはハなる波形が生じる。これが出
力端子ｃに接続された電圧設定回路を通して、あ
るいはアースラインを流れる電流変化となつて、
電圧設定回路に干渉し、テレビ受像機の画面に見
ぐるしい縞文様を生ずるという不都合な場合があ
る。
局に用いた場合には抵抗３を共通の抵抗として電
源の両端に第１図の回路を複数個並列接続する
（抵抗３は１個のみ用いられ、それぞれのトラン
ジスタ１及び４のエミツタが接続される共通のエ
ミツタ接続ラインに接続される）。このような構
成においては保持回路即ち具体的にはトランジス
タ４，５で構成される双安定回路の定数設定が適
切であれば、入力を印加された保持回路のみ選択
的に状態が他の保持回路と異なる状態に変化し、
その状態を入力が排除された後も保持する。従つ
てその出力で電子チユーナを制御すれば電子選局
を行うことができる。従来この種の構成において
入力端子ａには波形イの入力信号が印加され、そ
の出力端子ｃにはハなる波形が生じる。これが出
力端子ｃに接続された電圧設定回路を通して、あ
るいはアースラインを流れる電流変化となつて、
電圧設定回路に干渉し、テレビ受像機の画面に見
ぐるしい縞文様を生ずるという不都合な場合があ
る。
本願は一旦保持回路の出力状態が設定されると
その後入力信号が加わつても出力に入力信号があ
らわれない電子スイツチ回路を提供するものであ
る。
その後入力信号が加わつても出力に入力信号があ
らわれない電子スイツチ回路を提供するものであ
る。
本発明によれば、入力信号によつて第１の双安
定回路を動作せしめ、その出力で第２の双安定回
路を動作せしめ、この第２の双安定回路の出力で
入力信号を加える入力端子を短絡せしめるスイツ
チ回路を得る。
定回路を動作せしめ、その出力で第２の双安定回
路を動作せしめ、この第２の双安定回路の出力で
入力信号を加える入力端子を短絡せしめるスイツ
チ回路を得る。
次に第２図を参照して本発明をより詳細に説明
する。
する。
入力増巾器１１０は入力端子に接続されたトラ
ンジスタ１２１，１２２のダーリントン回路とそ
の負荷抵抗１２３と１２４との接続点にベースが
接続されたトランジスタ１２５とその負荷抵抗１
２６とを含みその出力はトランジスタ１２７から
なるトリガ回路１１１に加えられて、第１の保持
回路１１２をトリガしている。入力増巾器１１０
は入力信号レベルが第１の保持回路をトリガする
には不十分な場合を想定して入れたものである、
この第１の保持回路はトランジスタ１２９，１３
１と抵抗１２８，１３０，１３２とでシユミツト
トリガの如き双安定回路を形成している。第２の
保持回路１１３は、第１の保持回路１１２とトラ
ンジスタ１３７とバイアス源１３８とからなる第
２のトリガ回路１１４の動作に応動するようこの
第２の保持回路１１３には第２のトリガ回路１１
４が接続されている。この第２の保持回路１１３
もまたトランジスタ１３３，１３６と抵抗１３
４，１３５とでシユミツトトリガの如き双安定回
路を形成している。第２の保持回路１１３の出力
はトランジスタ１３９のスイツチ回路１１５の入
力に加えられ、このスイツチ回路１１５によつ
て、各保持回路１１２，１１３の出力が設定され
た後は入力信号を入力増巾器１１０に伝達しない
ようにしている。
ンジスタ１２１，１２２のダーリントン回路とそ
の負荷抵抗１２３と１２４との接続点にベースが
接続されたトランジスタ１２５とその負荷抵抗１
２６とを含みその出力はトランジスタ１２７から
なるトリガ回路１１１に加えられて、第１の保持
回路１１２をトリガしている。入力増巾器１１０
は入力信号レベルが第１の保持回路をトリガする
には不十分な場合を想定して入れたものである、
この第１の保持回路はトランジスタ１２９，１３
１と抵抗１２８，１３０，１３２とでシユミツト
トリガの如き双安定回路を形成している。第２の
保持回路１１３は、第１の保持回路１１２とトラ
ンジスタ１３７とバイアス源１３８とからなる第
２のトリガ回路１１４の動作に応動するようこの
第２の保持回路１１３には第２のトリガ回路１１
４が接続されている。この第２の保持回路１１３
もまたトランジスタ１３３，１３６と抵抗１３
４，１３５とでシユミツトトリガの如き双安定回
路を形成している。第２の保持回路１１３の出力
はトランジスタ１３９のスイツチ回路１１５の入
力に加えられ、このスイツチ回路１１５によつ
て、各保持回路１１２，１１３の出力が設定され
た後は入力信号を入力増巾器１１０に伝達しない
ようにしている。
このような構成において、入力増巾器１１０の
入力端子ａに例えば第２図にイ′で示すような矩
形波が入力されたとすると、トランジスタ１２
１，１２２，１２５で増巾されトリガ回路１１１
を構成するトランジスタ１２７により第１の保持
回路１１２を構成するトランジスタ１３１を導通
状態に駆動する。トランジスタ１３１のコレクタ
電流は初期状態では、第２の保持回路１１３のト
ランジスタ１３３，１３６いずれもカツトオフの
ためトランジスタ１２９を直ちに駆動し第１の保
持回路１１２の二つのトランジスタ１２９を導通
させる、この場合トランジスタ１２，１３１はそ
れぞれのベース電流を互のコレクタ電流で流し合
うため一旦トリガされて導通すると、トリガ信号
がなくなつてもトランジスタ１２９，１３１は導
通状態を保つ。即ち双安定回路を構成している。
ここで、トランジスタ１３１が導通しはじめると
出力端子ｃの電圧が上昇し、第２のトリガ回路１
１４を構成するトランジスタ１３７のベースバイ
アス１３８の電位を越えて、トランジスタ１３７
のベースエミツタ間が順バイアスになると、トラ
ンジスタ１３７が導通し、第２の保持回路１１３
のトランジスタ１３６を導通状態に駆動し、この
トランジスタ１３６のコレクタ電流がトランジス
タ１３３を導通状態に駆動して、両方のトランジ
スタ１３６，１３３共に導通状態になる。このと
き出力端子ｃの電圧はほぼ抵抗１３２と抵抗１３
４の比に依存した電圧迄降下し、第１の保持回路
１１２及び第２の保持回路１１３を構成するトラ
ンジスタ１２９，１３１，１３３，１３６がすべ
て導通状態となる。第２の保持回路１１３がトリ
ガされるとその出力で同時にスイツチ回路１１５
を構成するトランジスタ１３９を導通させ入力信
号が入力増巾器１１０に加わらないようにする。
入力端子ａに例えば第２図にイ′で示すような矩
形波が入力されたとすると、トランジスタ１２
１，１２２，１２５で増巾されトリガ回路１１１
を構成するトランジスタ１２７により第１の保持
回路１１２を構成するトランジスタ１３１を導通
状態に駆動する。トランジスタ１３１のコレクタ
電流は初期状態では、第２の保持回路１１３のト
ランジスタ１３３，１３６いずれもカツトオフの
ためトランジスタ１２９を直ちに駆動し第１の保
持回路１１２の二つのトランジスタ１２９を導通
させる、この場合トランジスタ１２，１３１はそ
れぞれのベース電流を互のコレクタ電流で流し合
うため一旦トリガされて導通すると、トリガ信号
がなくなつてもトランジスタ１２９，１３１は導
通状態を保つ。即ち双安定回路を構成している。
ここで、トランジスタ１３１が導通しはじめると
出力端子ｃの電圧が上昇し、第２のトリガ回路１
１４を構成するトランジスタ１３７のベースバイ
アス１３８の電位を越えて、トランジスタ１３７
のベースエミツタ間が順バイアスになると、トラ
ンジスタ１３７が導通し、第２の保持回路１１３
のトランジスタ１３６を導通状態に駆動し、この
トランジスタ１３６のコレクタ電流がトランジス
タ１３３を導通状態に駆動して、両方のトランジ
スタ１３６，１３３共に導通状態になる。このと
き出力端子ｃの電圧はほぼ抵抗１３２と抵抗１３
４の比に依存した電圧迄降下し、第１の保持回路
１１２及び第２の保持回路１１３を構成するトラ
ンジスタ１２９，１３１，１３３，１３６がすべ
て導通状態となる。第２の保持回路１１３がトリ
ガされるとその出力で同時にスイツチ回路１１５
を構成するトランジスタ１３９を導通させ入力信
号が入力増巾器１１０に加わらないようにする。
このように入力信号が入力端子ａから入力増巾
器１１０に加わるとまず第１の保持回路１１１が
動作し、その状態が保持された事を出力端子ｃの
電圧変化として、第２のトリガ回路１１４で検出
し、第２の保持回路１１３がトリガする。第２の
保持回路１１３がトリガされ動作しその状態を保
持すると同時にスイツチ回路１１５を動作させ、
入力信号の伝達をしや断する。従つて以降の時間
は、当該入力端子の入力信号の有無にかかわらず
第１、第２の保持回路１１２，１１３は一定の動
作状態を保持するので、出力端子ｃには第２図の
ハ′に示すように第１の保持回路１１２がトリガ
された時一時的に電源電位が表われるがその後は
入力信号成分が現われる事はない。このため、ア
ースラインに流れる入力信号に同期した信号成分
も、トリガする瞬間しか発生しないためアースラ
インに生じる入力信号成分による出力への干渉も
最少にする事が可能である。
器１１０に加わるとまず第１の保持回路１１１が
動作し、その状態が保持された事を出力端子ｃの
電圧変化として、第２のトリガ回路１１４で検出
し、第２の保持回路１１３がトリガする。第２の
保持回路１１３がトリガされ動作しその状態を保
持すると同時にスイツチ回路１１５を動作させ、
入力信号の伝達をしや断する。従つて以降の時間
は、当該入力端子の入力信号の有無にかかわらず
第１、第２の保持回路１１２，１１３は一定の動
作状態を保持するので、出力端子ｃには第２図の
ハ′に示すように第１の保持回路１１２がトリガ
された時一時的に電源電位が表われるがその後は
入力信号成分が現われる事はない。このため、ア
ースラインに流れる入力信号に同期した信号成分
も、トリガする瞬間しか発生しないためアースラ
インに生じる入力信号成分による出力への干渉も
最少にする事が可能である。
又、本願によれば、第１の保持回路１１２が動
作状態を保持した後、第２の保持回路１１３を動
作させその出力で第１の保持回路１１２のトリガ
信号となる入力信号をしや断するため、第１の保
持回路１１２が動作状態を保持する前に入力信号
をしや断する事により生じる誤動作もない。さら
に第２の保持回路１１３は、第１の保持回路１１
２が動作状態を保持した後、第２のトリガ回路１
１４で確実にトリガされる。従つて、本願によれ
ば、誤動作の少ない安定な動作の電子スイツチ回
路を構成できる。
作状態を保持した後、第２の保持回路１１３を動
作させその出力で第１の保持回路１１２のトリガ
信号となる入力信号をしや断するため、第１の保
持回路１１２が動作状態を保持する前に入力信号
をしや断する事により生じる誤動作もない。さら
に第２の保持回路１１３は、第１の保持回路１１
２が動作状態を保持した後、第２のトリガ回路１
１４で確実にトリガされる。従つて、本願によれ
ば、誤動作の少ない安定な動作の電子スイツチ回
路を構成できる。
尚、第２図の実施例によれば、トランジスタ１
２５のコレクタから取り出された出力端子ｂより
波形ロ′の様な単発パルスを得る事ができ、この
パルスを適切な波形変換しテレビ受像機のAFT
デフイートの制御信号とするのにきわめて好都合
である。
２５のコレクタから取り出された出力端子ｂより
波形ロ′の様な単発パルスを得る事ができ、この
パルスを適切な波形変換しテレビ受像機のAFT
デフイートの制御信号とするのにきわめて好都合
である。
第１図は従来技術の一例を示す回路図である。
第２図は本願の一実施例を示す回路図である。 図において、１，４，５，１２１，１２２，１
２５，１２７，１２９，１３１，１３３，１３
６，１３７，１３９……トランジスタ、２，３，
６，７，１２３，１２４，１２６，１２８，１３
０，１３２，１３４，１３５……抵抗、１３８…
…バイアス電源、１０……入力増巾器。
第２図は本願の一実施例を示す回路図である。 図において、１，４，５，１２１，１２２，１
２５，１２７，１２９，１３１，１３３，１３
６，１３７，１３９……トランジスタ、２，３，
６，７，１２３，１２４，１２６，１２８，１３
０，１３２，１３４，１３５……抵抗、１３８…
…バイアス電源、１０……入力増巾器。
Claims (1)
- １ 互いに異なる導電型の第１および第２のトラ
ンジスタ、前記第１のトランジスタのコレクタお
よびベースに前記第２のトランジスタのベースお
よびコレクタをそれぞれ結合する手段、ならびに
前記第１のトランジスタのベースから出力信号を
取り出す手段を有する第１の双安定回路と、入力
信号を増幅して出力する手段と、この手段の出力
をベースに受ける第３のトランジスタと、この第
３のトランジスタのコレクターエミツタ導電路を
前記第１のトランジスタのコレクターエミツタ導
電路に並列に結合する手段とを備える電子スイツ
チ回路において、前記第１の双安定回路の出力信
号でトリガされる第２の双安定回路と、この第２
の双安定回路の出力に応答して前記入力信号にも
とづく信号が前記第３のトランジスタへ供給され
ることを阻止する手段とをさらに備えることを特
徴とする電子スイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311078A JPS54115056A (en) | 1978-02-28 | 1978-02-28 | Electronic switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311078A JPS54115056A (en) | 1978-02-28 | 1978-02-28 | Electronic switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54115056A JPS54115056A (en) | 1979-09-07 |
| JPS6160615B2 true JPS6160615B2 (ja) | 1986-12-22 |
Family
ID=12101324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311078A Granted JPS54115056A (en) | 1978-02-28 | 1978-02-28 | Electronic switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54115056A (ja) |
-
1978
- 1978-02-28 JP JP2311078A patent/JPS54115056A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54115056A (en) | 1979-09-07 |
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