JPS6161292A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS6161292A JPS6161292A JP59184326A JP18432684A JPS6161292A JP S6161292 A JPS6161292 A JP S6161292A JP 59184326 A JP59184326 A JP 59184326A JP 18432684 A JP18432684 A JP 18432684A JP S6161292 A JPS6161292 A JP S6161292A
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- 230000015654 memory Effects 0.000 title claims abstract description 49
- 230000000295 complement effect Effects 0.000 claims abstract description 10
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ装置に関し、特に複数の半導体メモリ集
積回路（メモリＩＧ＞から１７４成されるメモリ装置に
関づる。
積回路（メモリＩＧ＞から１７４成されるメモリ装置に
関づる。
従来技術
従来、メモリＩｃを使用したメモリ装置では、メモリＩ
Ｃの記憶内容とメモリ装置から読み出されるリードデー
タとの論理レベルはづべてメモリＩＣに関して同相かま
たは逆相となるように＋ｉ４成されている。
Ｃの記憶内容とメモリ装置から読み出されるリードデー
タとの論理レベルはづべてメモリＩＣに関して同相かま
たは逆相となるように＋ｉ４成されている。
第１図は従来のメモリ装置の１１４成図であ゛す、ある
番地に記憶された内容を読み出してこれを別に準備した
比較データと比較することにより、メモリＩＣの記憶内
容と比較データとが一致するか否かを知ることを目的と
したメモリ装置である。かかる装置はセットアソシアテ
ィブ方式のキャッシュメモリのアドレスアレイ等に利用
されている。
番地に記憶された内容を読み出してこれを別に準備した
比較データと比較することにより、メモリＩＣの記憶内
容と比較データとが一致するか否かを知ることを目的と
したメモリ装置である。かかる装置はセットアソシアテ
ィブ方式のキャッシュメモリのアドレスアレイ等に利用
されている。
このセットアソシアティブ方式のキャッシュメモリの詳
細については、［情報処理Ｊ Ｖｏｌ、２１ Ｎｏ、４
Ｐ、３２２ ｒキャッシュ記憶ｊに示されているので
ここでは説明を省略する。
細については、［情報処理Ｊ Ｖｏｌ、２１ Ｎｏ、４
Ｐ、３２２ ｒキャッシュ記憶ｊに示されているので
ここでは説明を省略する。
第１図を参照するに、１１〜１４はそれぞれが例えば６
４ワード×２０ビツト構成のメモリアレイであり、１個
または数個のエミッタカップルドロジック（ＥＬＣ）レ
ベルの入出力１６号で動作するランクムアクＬス型リー
トライトメしりＩＣである。ライトデータ入力１００に
与えられたライトデータは波形整形のためのＥＣＬゲー
ト１０を通ってメモリＩＣ１１〜１４のライトデータ入
力ＤＩへ印加され、適当なメモリＩｃにそのライトデー
タが書込まれる。メモリＩＣ１１〜１４のリードデータ
出力ＤＯは、それぞれが比較器１６へ・１つのリードデ
ータ人力Ｂに供給される。比較器１６〜１９の比較デー
タ入力Ａには、比較データ入力１０１から波形整形用Ｅ
ＣＬゲート１５を通って比較デ〜りが供給されている。
４ワード×２０ビツト構成のメモリアレイであり、１個
または数個のエミッタカップルドロジック（ＥＬＣ）レ
ベルの入出力１６号で動作するランクムアクＬス型リー
トライトメしりＩＣである。ライトデータ入力１００に
与えられたライトデータは波形整形のためのＥＣＬゲー
ト１０を通ってメモリＩＣ１１〜１４のライトデータ入
力ＤＩへ印加され、適当なメモリＩｃにそのライトデー
タが書込まれる。メモリＩＣ１１〜１４のリードデータ
出力ＤＯは、それぞれが比較器１６へ・１つのリードデ
ータ人力Ｂに供給される。比較器１６〜１９の比較デー
タ入力Ａには、比較データ入力１０１から波形整形用Ｅ
ＣＬゲート１５を通って比較デ〜りが供給されている。
比較器１６〜１つはそれぞれが入力ＡとＢとのデータ比
較を行い、両者が一致しＣいれば一致出力１０２・〜１
０５に一致を示す論１！！ルベルが出力され、メモリｌ
０１１−１４のいずれかから比較データと一致するリー
ドデータが読み出されたことを知ることが可能どなるの
である。
較を行い、両者が一致しＣいれば一致出力１０２・〜１
０５に一致を示す論１！！ルベルが出力され、メモリｌ
０１１−１４のいずれかから比較データと一致するリー
ドデータが読み出されたことを知ることが可能どなるの
である。
第１図の（Ｒ成ｒ ＩＪ 、メモリＩＣ１１〜１４に書
込まれるデータはライ１−データ入力１００に与えられ
た論理レベルと１ル灼が一致している。
込まれるデータはライ１−データ入力１００に与えられ
た論理レベルと１ル灼が一致している。
尚、第１図は説明のために１ビツトのデータ系のみ示し
ているが、実際には前ｊｌのように例えば２０ビツト横
或のメモリ装置であれば、ライトデータ入力１００、比
較データ人力１０１、メモリｔｃｉ１〜１４の各ライト
データ入力ＤＩ、り一ドデータ出力Ｄｏ、比較器１６〜
１９の各人力Ａ１Ｂは夫々が２０ビツトのデータ幅を有
していることになる。また、第１図はデータ系のみを示
しているが、メモリＩＣの動作に必要なアドレス信号系
や他の制御系については簡単化のために省略している。
ているが、実際には前ｊｌのように例えば２０ビツト横
或のメモリ装置であれば、ライトデータ入力１００、比
較データ人力１０１、メモリｔｃｉ１〜１４の各ライト
データ入力ＤＩ、り一ドデータ出力Ｄｏ、比較器１６〜
１９の各人力Ａ１Ｂは夫々が２０ビツトのデータ幅を有
していることになる。また、第１図はデータ系のみを示
しているが、メモリＩＣの動作に必要なアドレス信号系
や他の制御系については簡単化のために省略している。
前述のキャッシュメモリのアドレスアレイに使用される
メモリ装置においては、第１図の比較データ入力１０１
にデータを与えてからいかに早く一致出力１０２〜１０
５から比較結果を専用できるかがキャッシュメモリの性
能を決定する重要な要因の１つとなっている。
メモリ装置においては、第１図の比較データ入力１０１
にデータを与えてからいかに早く一致出力１０２〜１０
５から比較結果を専用できるかがキャッシュメモリの性
能を決定する重要な要因の１つとなっている。
発明の目的
そこで、本発明はメモリＩＣにおける記憶内容の極性を
メモ、すＩＣのグループ毎に変化させるようにすること
により高速動作を可能としたメモリ装置を提供すること
を目的としている。
メモ、すＩＣのグループ毎に変化させるようにすること
により高速動作を可能としたメモリ装置を提供すること
を目的としている。
＆匪豊量羞
本発明によるメー［すに−首は、メモリ装置への書込み
情＋＋１として与えられた論理データを互いに相補的な
一対の信号に変換リ−る手段ど、この相補的な一対の信
号の一方を複数のメしす回路の第１グループの書込み信
号どして供給しまた、当該相補的な一対の信号の他方を
複数のメモリ回路の残余の第２グループのＪ１込み信号
として供給づる手段とを有することを特徴とする。
情＋＋１として与えられた論理データを互いに相補的な
一対の信号に変換リ−る手段ど、この相補的な一対の信
号の一方を複数のメしす回路の第１グループの書込み信
号どして供給しまた、当該相補的な一対の信号の他方を
複数のメモリ回路の残余の第２グループのＪ１込み信号
として供給づる手段とを有することを特徴とする。
実施例
以下、第２図を用いて本発明の詳細な説明ザる。
図において、第１図と同等部分（，１同−符月にＪ：り
示されている。第１図と異なる部分につき説明するに、
波形整形用のＥＣＬゲート２０．２５は夫々肯定と否定
の一対の相補的な出力を発生し１！：？るように４１＋
１成されている。寸な４つら、ライトデータ入力１００
に与えられたライトデータ【よＥＣＬゲート２０により
メモリ１０１１．１２に対しては正極性のまま人力ＩＤ
へ供給されるが、メモリＩＣｌ３．１４の入力ＩＤへ覧
よＥＣＬゲート２０の否定出力により逆極性とされて供
給される。よって、第１グループのメモリＩＣ１１，１
２には正極性のデータが、第２グループのメモリｌ０１
３．１４には逆極性のデータが夫々記憶されることにな
る。
示されている。第１図と異なる部分につき説明するに、
波形整形用のＥＣＬゲート２０．２５は夫々肯定と否定
の一対の相補的な出力を発生し１！：？るように４１＋
１成されている。寸な４つら、ライトデータ入力１００
に与えられたライトデータ【よＥＣＬゲート２０により
メモリ１０１１．１２に対しては正極性のまま人力ＩＤ
へ供給されるが、メモリＩＣｌ３．１４の入力ＩＤへ覧
よＥＣＬゲート２０の否定出力により逆極性とされて供
給される。よって、第１グループのメモリＩＣ１１，１
２には正極性のデータが、第２グループのメモリｌ０１
３．１４には逆極性のデータが夫々記憶されることにな
る。
従って、メモリからのデータ読み出し時には。
メモリｔｃ：１１．１２のリードデータ出力Ｄｏには正
極性のデータが、またメモリ１０１３．１４のリードデ
ータ出力ＤＯには逆極性のデータが夫々尋出される。よ
って、比較器１６．１７のり一ドデータ人力Ｂには正極
性のデータが、比較器１８．１９のリードデータ人力Ｂ
には逆極性のデータが夫々供給される。
極性のデータが、またメモリ１０１３．１４のリードデ
ータ出力ＤＯには逆極性のデータが夫々尋出される。よ
って、比較器１６．１７のり一ドデータ人力Ｂには正極
性のデータが、比較器１８．１９のリードデータ人力Ｂ
には逆極性のデータが夫々供給される。
一方、比較データ入力１０１より与えられる比較データ
は、相補出力を有するＥＣＬゲート２５によって比較器
１６．１７の比較データ入力Ａに正極性の比較データと
して、また比較器１８，１９の比較テーク人力△ｔ、二
逆（〜性の比較データとして夫々供給される。その結宋
占ヒ較ｉｉ！ｉ１６．１７は正（〜性同士のデータ比較
を、まＩご比較器１８゜１９は逆極性同士のデータ比較
を夫々ｌ、ＩすＪ：うに動作づるので、これら比較器１
６〜１つの一致出力１０２〜１０５に１−１られる比較
結果はツベて第１図の回路と回−結５■どなることは明
白である。
は、相補出力を有するＥＣＬゲート２５によって比較器
１６．１７の比較データ入力Ａに正極性の比較データと
して、また比較器１８，１９の比較テーク人力△ｔ、二
逆（〜性の比較データとして夫々供給される。その結宋
占ヒ較ｉｉ！ｉ１６．１７は正（〜性同士のデータ比較
を、まＩご比較器１８゜１９は逆極性同士のデータ比較
を夫々ｌ、ＩすＪ：うに動作づるので、これら比較器１
６〜１つの一致出力１０２〜１０５に１−１られる比較
結果はツベて第１図の回路と回−結５■どなることは明
白である。
こうすることによって、ＥＣＬゲート２０，２５の出力
１本当りで駆動される比較器またはメモリＩＣの数が第
１図の従来例に比較して半減づることになる。一方、Ｅ
ＣＬゲートはｄ延時間の僧加なしに相補的出力が容易に
得られるので、第１図のＥＣＬゲー１〜１０．１５と第
２図のＥＣＬゲート２０．２５の動作［，１間は変らな
い。よって、第２図のライトデータ入力１００からメモ
リＩＣ１１〜１４の入力ＤＩまでと、比較データ人力１
０１から比較ｊｉ３１６〜１９の比較入力へまでのそれ
ぞれの信号伝１ｍ ｕ Ｋ時間は、ＥＣＬゲート２０゜
２５で駆動されるメモリＩＣまたは比較器の数が半減で
きた分だけ短縮することが可能となり、メモリ装置の高
速動作が可能である。
１本当りで駆動される比較器またはメモリＩＣの数が第
１図の従来例に比較して半減づることになる。一方、Ｅ
ＣＬゲートはｄ延時間の僧加なしに相補的出力が容易に
得られるので、第１図のＥＣＬゲー１〜１０．１５と第
２図のＥＣＬゲート２０．２５の動作［，１間は変らな
い。よって、第２図のライトデータ入力１００からメモ
リＩＣ１１〜１４の入力ＤＩまでと、比較データ人力１
０１から比較ｊｉ３１６〜１９の比較入力へまでのそれ
ぞれの信号伝１ｍ ｕ Ｋ時間は、ＥＣＬゲート２０゜
２５で駆動されるメモリＩＣまたは比較器の数が半減で
きた分だけ短縮することが可能となり、メモリ装置の高
速動作が可能である。
第１図及び第２図では、説明のためにＥＣＬゲートを使
用したが、相補的出力が遅延時間を右することなく容易
に１４られる論理ゲートであれ１工他のゲート回路を使
用し１ｕることは勿論である。また、メモリＩＣはラン
ダムアクセス型リードライ１−メモリＩＣに限らず、メ
モリＩＣの製造時にデータが書込まれる読み出し専用の
メモリＩＣでも良く、読み出し時に負１框性を利用して
高速化をル１れる。
用したが、相補的出力が遅延時間を右することなく容易
に１４られる論理ゲートであれ１工他のゲート回路を使
用し１ｕることは勿論である。また、メモリＩＣはラン
ダムアクセス型リードライ１−メモリＩＣに限らず、メ
モリＩＣの製造時にデータが書込まれる読み出し専用の
メモリＩＣでも良く、読み出し時に負１框性を利用して
高速化をル１れる。
発明の効果
本発明によれば、メモリＩＣの記憶内容を一部だけ残余
の他のメモリＩＣに対して逆（転性としておくことによ
ってメモリの高速化が可能となる利点がある。
の他のメモリＩＣに対して逆（転性としておくことによ
ってメモリの高速化が可能となる利点がある。
第１図は従来のメモリ装置の回路例を示寸図、第２図は
本発明の実施例の回路図である。 主要部分の符号の説明 １１〜１４・・・・・・メモリＩＣ １６〜１９・・・・・・比較器
本発明の実施例の回路図である。 主要部分の符号の説明 １１〜１４・・・・・・メモリＩＣ １６〜１９・・・・・・比較器
Claims (1)
- 複数のメモリ回路を有するメモリ装置であつて、この
メモリ装置への書込み情報として与えられた論理データ
を互いに相補的な一対の信号に変換する手段と、この相
補的な一対の信号の一方を前記複数のメモリ回路の第１
グループの書込み信号として供給しまた、前記相補的な
一対の信号の他方を前記複数のメモリ回路の残余の第２
グループの書込み信号として供給する手段とを有するこ
とを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184326A JPS6161292A (ja) | 1984-09-03 | 1984-09-03 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184326A JPS6161292A (ja) | 1984-09-03 | 1984-09-03 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161292A true JPS6161292A (ja) | 1986-03-29 |
| JPH0557678B2 JPH0557678B2 (ja) | 1993-08-24 |
Family
ID=16151365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184326A Granted JPS6161292A (ja) | 1984-09-03 | 1984-09-03 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161292A (ja) |
-
1984
- 1984-09-03 JP JP59184326A patent/JPS6161292A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0557678B2 (ja) | 1993-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |