JPS61654U - Ｄｍａ制御回路 - Google Patents

Ｄｍａ制御回路

Info

Publication number
JPS61654U
JPS61654U JP8397784U JP8397784U JPS61654U JP S61654 U JPS61654 U JP S61654U JP 8397784 U JP8397784 U JP 8397784U JP 8397784 U JP8397784 U JP 8397784U JP S61654 U JPS61654 U JP S61654U
Authority
JP
Japan
Prior art keywords
control circuit
memory
dma control
count
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8397784U
Other languages
English (en)
Inventor
裕嗣 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8397784U priority Critical patent/JPS61654U/ja
Publication of JPS61654U publication Critical patent/JPS61654U/ja
Pending legal-status Critical Current

Links

Landscapes

  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のＤＭＡ制御回綺のアドレスおよびカウン
トレジスタ部を示す構成図である。 １−１１〜ｎ・・・ＤＭＡチャネルに対応したアドレス
およびカウントレジスタ、１−２．１３・・・セレクタ
、ＣＫ１〜ｎ・・・ＤＭＡ時発生するクロック、ＳＥＬ
−・・選択信号。 第２図は本考案の一実施例を示すブロック構成図である
。 ２−１・・・セレクタ、２−２・・・メモリ、２−３・
・・ラッチ機能付きカウンタ、ＩＤＡＴＡ・・・初期設
定用データ、ＢＤＡＴＡ−・・再書込み用データ、ＡＤ
Ｒ・・・メモリのアドレス信号、Ｒ／Ｗ・・・リード又
は書込信号、ＣＫ・・・ＤＭＡ時発生するクロック、Ｓ
ＥＬ・・・選択信号，

Claims (1)

    【実用新案登録請求の範囲】
  1. 複数のカウンタ又はレジスタにて構成されるアドレスレ
    ジスタおよびカウントレジスタ部とタイミング制御等を
    行う部分を有する多チャネル形のＤＭＡ制御回路におい
    て、前記アドレスレジスタおよびカウントレジスタ部が
    アドレス値およびカウント値をＤＭＡチャネルごとに蓄
    えられるメモリと、該メモリの出力をラッチしてカウン
    トアップ又はダウンし前記メモリの出力終了タイミング
    でカウントアップ又はダウンしたデータを再書込みする
    部分とを有することを特徴とした多チャネル形のＤＭＡ
    制御回路。
JP8397784U 1984-06-06 1984-06-06 Ｄｍａ制御回路 Pending JPS61654U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8397784U JPS61654U (ja) 1984-06-06 1984-06-06 Ｄｍａ制御回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8397784U JPS61654U (ja) 1984-06-06 1984-06-06 Ｄｍａ制御回路

Publications (1)

Publication Number Publication Date
JPS61654U true JPS61654U (ja) 1986-01-06

Family

ID=30633090

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8397784U Pending JPS61654U (ja) 1984-06-06 1984-06-06 Ｄｍａ制御回路

Country Status (1)

Country Link
JP (1) JPS61654U (ja)

Similar Documents

Publication Publication Date Title
JPS61654U (ja) Ｄｍａ制御回路
JPS6126332U (ja) 積算計回路
JPS60129748U (ja) パルス幅変調回路
JPS60144332U (ja) シリアルデ−タ入力−パラレルデ−タ出力回路
JPS60131051U (ja) ウオツチドツグ回路
JPS60135943U (ja) メモリ読出装置
JPS5897661U (ja) メモリ制御装置
JPS6119860U (ja) 外部信号計数装置
JPS5928863U (ja) 磁気デイスク装置のレデイ回路
JPS61142865A (ja) デイジタルプリンタ装置
JPS5813742U (ja) メモリカウンタ回路
JPS601037U (ja) 二者択一回路
JPS6137627U (ja) 受信機
JPS59119644U (ja) ゲ−トアレ−ｉｃ
JPS58141864U (ja) パルス計数装置
JPS6251600U (ja)
JPS5928733U (ja) パルス入力装置
JPS60169947U (ja) パラレル／シリアル変換回路
JPS5877943U (ja) 多数点サンプリング回路
JPS6438000U (ja)
JPS581109U (ja) 回転位置検出回路
JPS5834187U (ja) 表示回路
SU600553A1 (ru) Устройство дл редактировани информации на экране (элт) электроннолучевой трубки
JPS59130144U (ja) パリテイ・チエツク回路
JPS5851361U (ja) マイクロコンピユ−タ制御回路