JPS6166412A - 誤り訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は誤り訂正装置に関し、特に畳込み符号化方式を
介して伝送されるディジタル情報を、ビタビ（Ｖｉｔｅ
ｒｂｉ）復号化法によ〕復元する誤り訂正装置の改良に
関する。

（従来技術） 近年、ディジタル通信の発達にともない、伝送路におい
て発生する符号誤りを訂正することのできる各種の誤シ
訂正方式が提案さた使用されているが、畳込み符号化方
式により符号化された符号語を、ビタビ９アルゴリズム
によって復号するとタビ復号法は、実用性の高い復号技
術として評価されている。このビタビ復号法による復号
手順は、符号の格子構造における一つの状態節点に再結
合する二つの遷移バスの内、累積メトリック値の大きい
ものを逐次選択する操作を繰返し行うことによって、最
も確からしい残存バスを選択して復号全行うものである
。ビタビ復号法による従来の誤り訂正装置においては、
各タイムスロット（ディジタル情報信号の１ビツトまた
は１符号誤に相当する時間）ごとにメ）　ＩＪツク値の
加算・比較・選択の処理を繰返して行うことによる、処
理速度の制約に起因する伝送速度の上限上改善するため
に、前記の加算処理回数を低減する目的で、符号の格子
構造の一つの状態節点に再結合する複数の遷移バスの内
よプ、各遷移バスに対応する符号語と受信符号語との同
異度を表わす相関値を測度として、最ゆうバスを選択す
るＡ　ＣＳ　（Ａｄ　ｄ／Ｃｏｍｐ　ａ　ｒ　ｅ　／５
ｅｌｅｃｔ）回路に、複数のタイムスロット前の各状態
節点のメトリック値に、前記複数のタイムスロットにわ
たる遷移バスの相関値の和を一括して加算する複数の加
算回路と、これらの加算回路の出力ｔ−２個ずつ比較し
、その内の一万を選択する複数の第１の選択回路と、こ
れらのＩＩＩの選択回路の出力からそれぞれ２個ずつを
比較して、その内の一万を選択する操作を繰返してゆき
、最終的に所定の状態節点に対応するメ）　ＩＪツク値
を選択する、複数の比較回路と複数の選択回路と金備え
る方法がとられでいる。

しかしながら、上記の従来の誤り訂正装置においては、
上述のように、複数のタイムスロット前の各状態節点の
メトリック値に、前記複数のタイムスロットにわたる遷
移バスの相関値の和を一括して加算することによシ、確
かに加算処理回数が低減され、伝送速度の改善が計られ
ているが、その−万において、前述の比較操作ならびに
選択操作が繰返して実行される過程において、前記比較
操作が必要以上に重複して行われ、誤り訂正装置の回路
構成全複雑化するという欠点がある。

〔発明の目的〕

本発明の目的は上記の欠点を除去し、複数のタイムスロ
ット前の各状態節点のメトリック値に、前記複数のタイ
ムスロットにわたる遷移バスの相関値を一括して加算し
、これらの加算値の比較操作ならびに選択操作を繰返し
て実行してゆく過程において生起する、重複した比較操
作をすべて排除して、回路構成を簡易化する誤り訂正装
置を提供することにある。

（発明の構成） 本発明の誤り訂正装置は、拘束長Ｋ（正の整数）の畳込
み符号化方式を介して、所定の符号誤に変換されて伝送
されるディジタル情報信号を、ビタビ（Ｖｉｔｅｒｂｉ
）復号方式により復元する誤り訂正装置において、 前記符号語に対応する格子構造の、所定のタイムスロッ
トに対する２に一１個の状態節点に再結合する複数の遷
移バスの内よ）、前記状態節点に対応する最ゆうバスを
選択するＡＣ８（Ａｄｄ／Ｃｏｍｐａｒｅ／５ｅｌｅｃ
ｔ　：加算／比較、１択）回路に、前記状態節点に対し
てｎ（正の整数）タイムスロフト前の２に一１個の状態
節点における各メトリック値に、前記ｎタイムスロット
にわたる、それぞれ対応する複数の遷移バスの相関値の
和を一括ｎ＋ｘ−ｔ して加算する２　　　個の加算回路と、前記加算回路に
よシ得られる加算出力値の内の、所定数の相対応する対
ごとに加算出力値を比較照合して、それぞれ所定の選択
制御信号を出力する所定数の第１の比較回路と、 前記加算回路の加算出力値の相対応する対ごとに、それ
ぞれ対応する前記選択制御信号を参照して、それぞれに
おいていずれか−万の加算出力値を選択して出力する所
定数の第１の選択回路と、前記第１の選択回路よ〕出力
される前記加算出力値を、相対応する対ごとに比較照合
して所定の選択制御信号を出力する所定数の第２の比較
回路と、 前記第１の選択回路よシ出力される前記加算出力値の相
対応する対ごとに、それぞれ対応する前記第２の比較回
路から出力される選択制御信号を参照して、それぞれに
おいていずれか−万の加算出力値を選択して出力する所
定数の第２の選択回路と、 以下、同様の比較処理および選択処理を繰返して、最終
的に２に一１個の状態節点に対応するメトリック値を出
力するための、２Ｃ−を個のＩｇｎの比較回路と、２に
一１個の第ｎの選択回路と、全備えて構成される。ただ
し、前記＄１．　＄２゜・・・、第ｎの比較回路は、総
計ｎ　ｅ　２１Ｃ−１個の比較回路により構成され、前
記第１．　第２．・・・、第ｎの選択回路は、総計（２
”−１）・２に一１個の選択回路により構成される。

（発明の実施例） 以下、本発明について図面を参照して詳細に説明する。

始めに、ビタビ復号法について、拘束長に＝３、符号語
のシンボル数ｖ　＝　２、符号化率ｒ＝１／２の場合の
例として説明する。第１図はＫｌ、　Ｋ−およびＫｓの
３ビツト構底のシフトレジスタｌと、排他的論理器２お
よび３と、選択器４とにより形成され、端子５１から入
力される１系列の２値情報信号を、２シンボルの符号語
系列に変換して端子５２から出力する畳込み符号化器で
ある。第２図は、この符号化器の状態の遷移を表わす格
子構造図で、各状態節点５４（ｊ）の円内の数字は、タ
イムスロットｔ　Ｕ）の終りにおける、シフトレジスタ
１０に、およびに２の状態を示している。

前記に工およびに２の状態には、８１０）＝（０，０）
、Ｓ、（ｊ）　＝（１，Ｏ）、３１（ｊ）　−（０，１
）、５４Ｕ）＝（１，１）の４状態があり、タイムスロ
ットｔ　Ｕ）に矢印付き実線で示される遷移バスｐ、（
ｊ）、の上側に付記されている情報人力ビット（１）ま
たは（０）が入力されると、遷移バスの下側に付記され
ている符号語００，１０，０１，１１が送出されて、状
態節点Ｂ　ｔ　（３−１）から状−節点３．Ｕ）に移行
すること金示している。　ビタビ復号法は、受信側にお
いてこの格子構造の各状態節点に再結合するそれぞれ２
本ノ遷移バスについて、受信符号語Ｈ，（Ｊ）　（ｘ（
ｊ）。

声））と各遷移バスＰｉ”ｌの符号語との相関値を求め
、これまでのメ）　ＩＪツク値に加算し、このメトリッ
ク値の大きい万全、より一層もつともらしい残存バスと
して選択して他方を消去する、加算−比較１選択の各操
作を繰返し、最も確からしい残存バスを選択して、この
残存遷移バスに対応する情報ピッ）１−復号信号として
出力する。従って、ビタビ復号を行う誤り訂正装置は、
受信符号語と各遷移バスの符号語との相関値金求める相
関回路と、上述の加算・比較・選択の各操作を行うＡＣ
８回路と、選択された残存遷移バスを記憶させるバスメ
モリと、このバスメモリから復号信号を出力する復号出
力回路とにより構成されている。

第３図は１本発明の一笑地側におけるＡＣ８回路の主要
部を示すブロック図で、前述の拘束長に＝３、符号語の
シンボル長ｖ＝２、符号化率ｒ＝１７２の場合の畳込み
符号化器に対応するＡＣ８回路の一例である。図に示さ
れるように、本ＡＣ８回路は、加算／比較／選択回路５
．　６．　９．　１０と、加算／選択回路？、　　８．
　１１．　１２と、比較／選択回路１３，１４，１５．
１６と、バスメモリ制御回路１７．１８とを備えている
。また、第４図は、上記の加算／比較／選択回路５．６
と、加算／選択回路７，８と、比較／選択回路１３゜１
４と、バスメモリ制御回＠１７との、より詳細なブロッ
ク図で、加算／比較／選択回路５および６には、それぞ
れ、加算回路１９，２０、第１の比較回路２１および第
１の選択回路２２と、加算回路２３，２４、第１の比較
回路２５および第１の選択回路２６とが備えられ、加算
／選択回路７および８には、それぞれ、加算回路２７．
２８および第１の選択回路２９と、加算回路３０．３１
およびｌ！１の選択回路３２とが備えられている。

まえ、比較／選択回路１３および１４は、それぞれ、第
２の比較回路３３および第２の選択回路３４と、第２の
比較回路３５および第２の選択回路３６とにより構成さ
れている。なお、他の加算／比較／選択回路９．１０と
、加算／選択回Ｗ＆１１．１２と、比較／選択回路１５
．１６と、バスメモリ制御回路１８とについては、第４
図に示される゛ブロック図と同様の構成にで表わされ、
且つ、その作用についても同等であるため、そのブロッ
ク図および作用説明は省略する。以下、第２図の格子構
造図を参照し、第３＠および第４図管用いて前記ＡＣ８
回路の動作について説明する。

第３図において、所定のメ）　ＩＪソックメモリから読
出される、各状態節点に対応するメトリック値Ｍ蛋ｊ−
１九Ｍ≦ｊ−１）、　Ｍ５ｊ−１）およびｙｌｌｊ　−
１）は、それぞれ対応する加算／比較／選択回路５．９
および加算／選択回路７．１１と、加算／比較／選択回
路６゜１０および加算／選択回路８，１．２と、加算／
比較／選択回路５，９および加算／選択回路７．１１と
、加算／比較／選択回路６．１０および加算／選択回路
８，１２とに送られ、比較／選択回路１３．１４．１５
および１６を経由して、それぞれ、２タイムスロツト後
における各状態節点に対応するメトリック値Ｍ、　（１
＋ｔ２　Ｍ≦ｊ＋ｌ）、Ｍ≦ｊ十１）および扇声ゝが再
結合されて出力される。このことは。

第２図の格子構造図において、状態節点５）ｊ−１）Ｓ
ｉ３−１）、　５ｉｊ−１）およびＢ５ｊ−１）に対応
するメトリック値組ｊ−１）、　Ｍｌ、ｊ−１３，扇ト
１）およびＭ≦ｊ−１）が、図に示されるように、それ
ぞれ４種類の遷移バスを経由して２タイムスロツト後の
状態節点Ｂ（ｊ″）、Ｓ≦ｊｅｔ）。

３（ｊ＋１）およびＳＳｊ＋１）　に再結合されること
に対応している。また第４図は、この内の状態節点ＢＣ
Ｊ−１）。

Ｓ≦ト１−８≦ｊ−１）および５（４ｊ−ｉ）　　に対
応するメトリック値Ｍ３ｊ−１）　Ｍ（ｊ−ｔミＭ≦ｊ
−１）およびｙ１′４ｊ−１）より、状態節点３（ｊ＋
１）および５Ｓｊ＋１）に対応するメトリック値Ｍ（ｊ
＋１）およびＭ≦ｉ＋″が再結合される動作過程に相当
している。

第２図における状態節点Ｓ）−〇に再結合する４種類。

遷移バスｐ　（Ｊ）＋Ｐ　（Ｊ＋ｔ）、　ｐＪｊ）＋ｐ
１□（ｊ＋１）　。

ｕ　　　　　１１ ｐ　Ｊｊ）十ｐ、１（ｊ＋ｌ）、およびｐＪｊ）十ｐ３
□（ｊ＠）に対応して、第４図の加算／比較／選択回路
５においては、所定のメトリック・メモリから読出され
るタイムスロットｔ（ｊ−１）におけるメトリック値Ｍ
Ｃ，ｊ−１，）は、前記遷移バスＰＩＨ）およびｐ　、
（ｊ＋１）に対応する相関値の和Ｚ　ＪＪ）＋ｚ　ｔ”
ゝと加算器１９において加算され、その加算出力値は第
１の比較回路２１および第１の選択回路２２に送られる
。同様に、タイムスロットｔ　（ｊ−１＞におけるメト
リック値Ｍ（ト１）は、遷移バスｐ（（）およびＰｌｌ
（ｊ″１に対応する相関値の和ｚｓ？’十”ｌ工１＃＋
″ゝと加算器２０において加算され、その加算出力値は
第１の比較回路２１および第１の選択回路２２に送られ
る。第１の比較回路２１においては、加算器１９および
２０から送られてくる前記加算出力値を比較照合し、そ
の大きい万の加算出力値を選択する選択制御信号１０１
ｔ−生成して第１の選択回路２２に送る。第１の選択回
路２２においては、選択制御信号１０１を介して、大き
い万の加算出力値が選択され、メトリック値Ｍ、’ｉ：
犬、として比較／選択回路１３ｔ−形成する第２の比較
回路３３および第２の選択回路３４に送られる。同様に
、加算／比較／選択回路６においても、前記メトリック
・メそりから読出されるタイムスロッ）ｔ（ｊ−１）に
おけるメトリック値ＭＣ，Ｊ−１）およびＭ（ｊ−１）
は、加算回路２３および２４において、それぞれ、遷移
バスｐｊｊ）お１びｐＰゝに対応する相関値の和ｚ具’
　十Ｚａ！ｊ刊）。

および遷移バスＰｊ１ゝおよびｐ　、（ｊ＋１）　　に
対応する相関値の和ｚ　ｊ４）　十Ｚ　３＜ｊ＋１）と
加算され、第１の比較回路２５および第２の選択回路２
６を介して、大きい万のメ）　ＩＪツク値Ｍ）ｊ査：：
、が選択されて、第２の比較回路３３および第２の選択
回路３４に送られる。第２の比較回路３３および第２の
選択回路３４０作用は、前述のＩｉｌの比較回路２１お
よび第１の選択回路２２の作用と同様で、前記メトリッ
ク［Ｍ：＋ｆｆ１２＞　’よびＭＣ，ｔＰ２．　　のい
ずれか大きい万のメトリック値が、タイムスロットｔＣ
ｊ＋１）におけるメトリック値Ｍ　（ｊ＋１　）として
出力される。

なお、第１の比較回路２１および２５から出力される選
択制御信号１０１および１０２は、同時に、それぞれ、
第１の選択回路２９およびバスメモリ制御回路１７と、
第１の選択回路３２およびバスメモリ制御回路１７とに
送られる。

他方、加算／選択回路７においては、前記メトリック・
メモリから続出されるタイムスロッ）１（ｊ−１）にお
けるメトリック値Ｍ（ｊ−１）およびＭ　（ｊ−１）は
、加算回路２７および２８において、それぞれ、遷移バ
スＰＲ）およびｐ　（，４＋ｉ　）　Ｋ対応する相関値
の和ｚ　（ｉ）　十ｚ　（、ｒ）、　　および遷移バス
Ｐ只）おヨヒＰ　１ｘｊ＋１）ＶＣ対ｉ　Ｔル相ｒｊＡ
　ｊＫ　ノ和ｚ！Ｉ　’　＋　Ｚ　’１’；”１）ト加
算され、それぞれの加算出力値は、第１の選択回路２９
に送られて、第１の比較回路２１から送られてくる選択
制御信号Ｌｏｆｔ−介して、大きい方のメ）　ＩＪツク
値Ｍ；（ｉ１２．　　が選択され、ｍ２の比較回路３５
および第２の選択回路３６に送られる。

同様に、加算／選択口１１１３ｇにおいても、前記メト
リック・メモリから読出されるタイムスロットｔ（ｊ−
１）におけるメトリック値Ｍ（ｊ−１）およびＭｓｊ−
１）は、加算回路３０および３１において、それぞれ、
遷移バスメ↓λおよびｐ　！Ｊ＋ｔ）　　に対応する相
関値の和２只）十ｚ！’＋ｏ、および遷移バスｐ　ｊｊ
）およびＰ３シｊ＋ｉゝに対応する相関値の和ｚ、′ｓ
ｊ）＋ｚ！ｊ＋１）と加算され、それぞれの加算出力値
は、第１の選択回路３２に送られて、＠ｌの比較回路２
５から送られてくる選択制御信号１０２ｔ−介して、大
きい万のメ）　ＩＪツク値Ｍ（、ｊ？２．　　が選択さ
れ、第２の比較回路３５および第２の選択回路３６に送
られる。第２の比較回路３５および第２の選択回路３６
の作用は、前述のように第１の比較回路２１および第１
の選択回路２２０作用と同様で、前記メトリック値Ｍ≦
ｌ？２）およびｙｌ（、ｒ２．　のいずれか大きい万の
メトリック値が、タイムスロットｔ（ｊ＋１）における
メトリック値ＭＳｊ＋１１として出力される。

これらのメトリックｗＬｙ　（、ｊ＋１　）およびＭ（
ｊ＋Ｌ）は、それぞれ所定のメトリック・メモリに格納
される。

なお、第１の比較回路２１および２５からそれぞれ出力
される選択制御信号１０１および１０２と、第２の比較
回路３３および３５から出力される選択制御信号１０３
および１０４は、それぞれ対応する選択回路に送られる
だけではなく、選択制御信号１０１および１０２は、タ
イムスロットｔ（ｊ）における状態節点Ｓｑ）およびＳ
ｑ）のバスメモリ制御信号として、また、選択制御信号
１０３および１０４は、タイムスロットｔ（ｊ＋１）に
おける状態節点５ＣＪｐＨゝのバスメモリ制御信号とし
て、それぞれバスメモリ制御回路１７に送られ、バスメ
モリ制御回路１７ｔ−介して、所定のバスメモリに送ら
れる。

上記の説明により明らかなように、加算／選択回路７お
よび８には、共に比較回路が・備えられていない。従来
の誤り訂正装置におけるＡＣ８回路においては、これら
の加算／選択回路７および８の代りに、比較回路を備え
る加算／比較／選択回路が、それぞれ代！される形で用
いられており、従って、比較回路が余分に組込まれてお
り回Ｆ！＆構成が複雑化される。本発明の目的とする改
良点は、上記余分の比較回路を排除して回路構成を簡易
化することにあることは前述のとおりである。

上述のように、ＡＣ８回路を構成する一部の加算／比較
／選択回路において、余分の比較回路が排除される根拠
は、下記の理由による。

第２図の格子構造図および第４図のブロック図全参照し
て明らかなように、加算回路１９および２０における加
算出力値の比較対比と、加算回路２７および２８におけ
る加算出力値の比較対比とを不等式の形で表示すると次
式のようになる。

Ｍｉｊ−’）　＋Ｚ　）ｊ）　＋ｚｌ＋１））　Ｍ（ト
Ｌ　）　＋ｉ！　！　±ＺＣ，門　　　（１）Ｍ）ｊ″
″″）　十Ｚ）ｐ　＋ｚｌ＋１）２Ｍ（、ド）＋ｚｑ’
＋ｚ；ム”　　　（２）上記（１）、　（２）式を変形
すると、下記の（Ｐ）、　（’）式が得られる。

Ｍ（ｊ−１ゝ十ｉ１１≧Ｍ（、ｊ−ｔ　）　十ｚ（４２
（ｒ　）Ｍ（ｊ−４）　ｚＱ！　＞　Ｍ（ｊ−１）　＋
ｚ′３Ｐ　　　　　　　　　　（２’　）明らかに、上
記の（１／λ（２’Ｘは、同一の不等式である。従って
、加算回路２７および２８における加算出力値の選択に
ついては、加算回路１９および２０に対応する第１の比
較回路２１から出力される選択制御信号１０１を参照す
れば十分であり、比較回路は必要としない。このことは
、加算／選択回路８の場合についても同様である。更に
、第３因において、加算／選択回路１１および１２の場
合についても、上記と同じ原理により比較回路が排除さ
れて回路構成が簡易化される。

なお、上記の説明においては、第２図の格子構造図より
も明らかなように、拘束長に＝３、タイムスロット数ｎ
　＝　２の場合について、ＡＣ３００路の動作を説明し
たが、一般的には、拘束長Ｋ、タイムスロット数ｎの場
合には、比較回路の数ｇｋはｎ・２１１　となり、従来
の誤り訂正装置におけるＡＣ８回路の比較回路の数量に
対して、次式によって表わされる数量ＡＮｆｅま低減さ
れる。

ＡＮ＝２　”　＠　（２ｎ−’ｎ−１）従って、拘束長
にとタイムスロット長ｎとが増大する程、比較回路の低
減数ＡＮは増大する。

上述の実施例の説明においては、冒頭に記述したように
、拘束長に＝３、符号語のシンボル数Ｖ＝２、入力情報
信号１系列の畳込み符号化器による符号化率１／２の場
合について説明したが、本発明が、一般に任意の拘束長
および符号化率の場合にも適用できることは言うまでも
ない。勿論タイムスロット数ｎについても、前述のよう
に任意のｎについて適用可能である。

（発明の効果） 以上詳細に説明したように、本発明は、複数のタイムス
ロット数にわたり累積メトリック値の加算・比較・選択
の処理を行うＡＣ８回路において、余分の比較操作処理
を排除することにより、回路構成が簡易化されるという
効果がおる。

【図面の簡単な説明】

第１図は、畳込み符号化器の一例のブロック図、第２図
は符号化器の状態遷移を表わす格子構造口、第３図は、
本発明の一実施例におけるＡＣ８回路の主要部を示すブ
ロック図、第４図は、前記ＡＣ８回路の部分ブロック図
である。図において１・・・・・・シフトレジスタ、２
．３・・・・・・排他的論理器、４・・・・・・選択器
、５．　６．　９．　１０・・・・・・加算／比較／選
択回路、　　７．　８．　１１．　１２・・・・・・加
算／選択回路、１３，１４，１５．１６・・・・・・比
較／選択回路、１７．１８・・・・・・バスメモリ制御
回路、１９゜２０．２３，２４，２７，２８，３０．’
３１・・・・・・加算回路、２１．２５・・・・・・第
１の比較回路、２２゜２６．２９．３２・・・・・・藁
ｌの選択回路、３３．３５・・・・・・第２の比較回路
、３４．３６・・・・・・第２の選択回路。 第１１ 撃２　記 ｆ３　図 半　φ　目

Claims (1)

1. 【特許請求の範囲】 拘束長Ｋ（正の整数）の畳込み符号化方式を介して、所
   定の符号語に変換されて伝送されるディジタル情報信号
   を、ビタビ（Ｖｉｔｅｒｂｉ）復号方式により復元する
   誤り訂正装置において、 前記符号語に対応する格子構造の、所定のタイムスロッ
   トに対する２＾ｋ＾−＾１個の状態節点に再結合する複
   数の遷移バスの内より、前記状態節点に対応する最ゆう
   バスを選択するＡＣＳ（Ａｄｄ／Ｃｏｍｐａｒｅ／Ｓｅ
   ｌｅｃｔ：加算／比較／選択）回路に、前記状態節点に
   対してｎ（正の整数）タイムスロット前の２＾ｋ＾−＾
   １個の状態節点における各メトリック値に、前記ｎタイ
   ムスロットにわたる、それぞれ対応する複数の遷移バス
   の相関値の和を一括して加算する２＾ｎ＾＋＾ｋ＾−＾
   １個の加算回路と、前記加算回路により得られる加算出
   力値の内の、所定数の相対応する対ごとに加算出力値を
   比較照合して、それぞれ所定の選択制御信号を出力する
   所定数の第１の比較回路と、 前記加算回路の加算出力値の相対応する対ごとに、それ
   ぞれ対応する前記選択制御信号を参照して、それぞれに
   おいていずれか一方の加算出力値を選択して出力する所
   定数の第１の選択回路と、前記第１の選択回路より出力
   される前記加算出力値を、相対応する対ごとに比較照合
   して所定の選択制御信号を出力する所定数の第２の比較
   回路と、 前記第１の選択回路より出力される前記加算出力値の相
   対応する対ごとに、それぞれ対応する前記第２の比較回
   路から出力される選択制御信号を参照して、それぞれに
   おいていずれか一方の加算出力値を選択して出力する所
   定数の第２の選択回路と、 以下、同様の比較処理および選択処理を繰返して、最終
   的に２＾ｋ＾−＾１個の状態節点に対応するメトリック
   値を出力するための、２＾ｋ＾−＾１個の第ｎの比較回
   路と、２＾ｋ＾−＾１個の第ｎの選択回路と、を備える
   ことを特徴とする誤り訂正装置。 ただし、前記第１、第２、・・・・・・、第ｎの比較回
   路は、総計ｎ・２＾ｋ＾−＾１個の比較回路により構成
   され、前記第１、第２、・・・・・・、第ｎの選択回路
   は、総計（２ｎ−１）・２＾ｋ＾−＾１個の選択回路に
   より構成される。