JPS6170636A - 全加算器回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、一般には大規模集積（ＬＳＩ）回路（（関し
、更に詳ｉ＠にはＬＳＩ回路に便用これる２１慎加算器
に関する。

（背景技術） 既に知られているように、２進加算器はディジタル・コ
ンピュータの基本的ビルディング・ブロックの１つであ
り、その加算器の動作するスピードがディジタル・コン
ピュータのスピードに直接形）！！Ｉを与える。２進加
算器のスピードはＬＳＩ回路に使用するためには通史す
ることか特に重要である。周矧のＣＭ　ＯＳ技術を使用
する比Ｉ咬的高速の全加算器は、Ｉ　ＥＥＥ　Ｊｏｕｒ
ｎａｌ　ｏｆ　５ｏｌｉｄ、−８ｔａｔｅ　Ｃ１ｒｃｖ
、ｉｔｓ　（１９７９年４月９のＶｏｌ、５Ｃ−１４、
／１６２．２１４〜２２０頁のＮ、Ｏｈｗａｄα。

Ｔ、　Ｋｉｍｕｒａ及び！、　Ｄｏｋｅｎ　著の論文［
ＬｓＩ’５ｆｏｒ　Ｄｉｇ乙ｔａｌ　Ｓｉｇｎａｌ　Ｐ
ｒｏｃｅｓｓｉｎｇ　Ｊに記載されるように、トランス
ファ・ゲートと組合せてエタスクルーセプＯＲ形加算器
を組込んでいる。トランスファ・ゲートヲ付加すると、
エクスクル−セブＯＲゲートだけを使用する従来の全加
算器に比較して動作速度を著しく増大させろことができ
る。しか踵残念ながら、必要なキャリー（けた上げ）出
力１ぎ号の発生に関連の論理遅延がある。

即ち、キャリー出力信号を発生するトランスファ・ゲー
トは、Ａ■Ｂ又はＡ■Ｂ論理傷号（Ａ及びＢ（ま加算さ
れるべき信号〕によって制御され、その論理信号のいず
汎か一万を発生ずるのに固有の遅延が動作速度を制限し
てしまう。

式 （発明の概要〕 前述の背景技術に鑑み、本発明の目的は、Ａ及びＢ入力
信号の状態がキャリー出力信号を直接的に決定するＬＳ
Ｉ全加算器を提供することである。

本発明の別の目的は、遅延を最小にするように直接的に
接続することができる全加算器セルの相補対８提供する
ことである。

本発明の前記及び１ｍの目的は、Ａ、Ｂ及びＣ１’Ｉ）
１人力と、和出力と、反転キャリー出力とを有する第１
加算器セルをＡ％Ｂ及びＣＩＮ人力と、反転和出力と、
キャリー出力とを有する相補的（コ／フーリメンタリー
ラ全加算器セルに相互接続することによって達成でれる
。両方の加算器セルにおいては、直列接続されたｐチャ
ン坏ル及びルチャ／ネル′亀界効果トランジスタ（ＦＥ
Ｔ）対を便用して、Ａ、Ｂ及びＢ入力信号の状態に応答
してキャリー出力信号を発生する。

（実施例の説明り 図面を参照して説明する前に、本発明は一敗にｃ　、Ｖ
ｏ　ｓと呼ば汎る既矧のＬＳＩ技術を使用することが望
ましいことを注記して２く。即ち、回路（本発明の基礎
となる論理を示すため図面にはブロックの形で示さ扛る
うは、Ｃｈｉ　ＯＳ　票子を使用する共通のサブストレ
ートの上に通常形成される。

第１図を参照すると、本発明による全加算器１０が示さ
れ、該加算器はＡ、Ｂ及びＣ工Ｎ　（キャリー・インノ
入力を受け、Ｓ（オロノ及びＣ０ＵＴ（反転キャリー・
アラトン出力を供給する。その全加算器１０の真理値表
を表１に示す。

辰　　　１ この真理値衣・から当業＠には明らかなように欠の様な
プール式が得ら九ろ。

、Ｓ’＝（Ａ■Ｂ）ｃ＋ＣＡ■Ｂ　）　Ｃ（１］ｙ＝（
Ａ■Ｂ）Ｃ＋（、Ａ■Ｂｆこ　　　（２）ＣＯＵＴ”’
　（Ａ　■Ｂ）Ｃ＋Ａ　　・　Ｂ　　　　　　　　　（
３ン（’０ＩＪＴ＝　（Ａ（ｆ３Ｂ　）ｃ＋ｈ　−ｈ　
　　　　（４）Ａ入力信号は、図示の如く、（α）イン
／ベータ１１の入力端子と、（ｂ）トランスミッション
・ゲートＴ１の入力端子と、（ｃ）　ｐチャ／ネルＦＥ
Ｔ　Ｐ、及びｎチャン坏ルＦ　Ｅ　Ｔ　Ｎ２のゲート端
子と、に卯えられる。万人力信号は、（ａｌインノ・−
夕１３の入力端子ト、（ｂ）トランスミッンヨン・ゲー
トＴ、のｎチャン坏ル端子と、（Ｃ）トランスミッショ
ン　ゲートＴ２のｐチャンネル端子と、に加えら八る。

インバータ１３の出力上のＢ１言号は、（ａ）トランス
ミッション・ゲートＴｌのｐチャンイ・ル端子と、（ｂ
）トランスミッション・ゲートＴ２のｎチャノ坏ル端子
と、（ｃ）　ｐチャンイ、ルＦＥＴ　Ｐ２及びｎチャノ
坏ルＦＥＴ　＃ｌのゲート端子と、に加えらｎる。

ここで、本題から少しそ汎るげａとも、トラ／スミツン
ヨン・ゲートとはＣＭＯ８己而理Ｃて）虫判、〒のＭＯ
Ｓトランジスタ接続態様を表わすことは当業者には明ら
力）であろうことを述べておく。一般にトランスミッシ
ョン・ゲートは、デバイスの入力端子して玩われる信号
を、ｎチャンネル・ゲート端子が。面理「１」レベルで
ｎチャンイ、ル・ゲート端子が論理「０」レベルである
とき、デバイスの出力端子に通過させる。そｎとは反対
ＩＣ，ｎチャンネル端子が論理ｒＯＪレベルてｐチャン
ネル端子が論理「１」レベルのとキ、トランスミッゾョ
ン・ゲートはＯＦＦ状態となる（即ち、デバイスを通過
させないう。

以上の乙とから、インバータ１１及び１３とトランスミ
ツシヨン・ゲートＴ、及びＴ２とはＡ■Ｂ１百号を発生
し、インバーター５はＡ■Ｂ言号を発生することがわか
る。Ａ■Ｂ信号は、（α）トランスミッション・ゲート
Ｔ３及びＴ、のｎチャンイ・ル・ゲート端子と、（ｂ）
トランスミッゾョン・ゲートＴ４η のｐチャンネル・ゲート端子と、に加えらｎる。

ｉΦｉ信号は、（α）トランスミッション・ケートＴ４
のｎチャンネル・ゲート端子と、（ｂ）トランスミッシ
ョン・ゲートＴ３及びＴ、のＰチャンネル・ゲート端子
と、に加えられる。キャリー・インＣＩ　Ｎ信号は、（
α）インバータ１７を弁してトランスミッション・ゲー
トＴ３の入力端子（参照番号なし）と、（ｂ）トランス
ミッション・ゲートＴ４の入力端子と、（ｃ）インバー
タ１９を弁してトランスミツシヨン・ゲートＴ、の入力
端子と、に加えられる。

オロ（Ｓ）出力は、インバータ１７とトランスミッショ
ン・ゲートＴ３又はＴ４とによって発生される。

こうして、Ｓは、（ＡｅＥ）が論理「】」でキャリー・
イン（Ｃ工ｋＪ）が論理「０」（即ち、トランスミッシ
ョン・ゲートＴ、が作動ンのとき、又は（ＡｅＥ）が論
理「Ｏ」でＣ工Ｎが論理「１」（即ち、トランスミッシ
ョン・ゲー）Ｔ４が作動〕のとき、論理「１」となる。

反転キャリー・アウトＣｏＵＴは、Ａ及びＢ入力の両方
が論理「０」のとき（この状態を「キャリー発生」モー
ドという）、論理「１」となる。これとは逆に、Ａ及び
Ｂ入力の両方が論理「１」の場合（この状態を「キャリ
ー停止」モードと−うり、反転キャリー・アウトｃｏｔ
ｙＴは論理「０」となる。

Ａ及びＢ入力によって夫々ゲーティング烙れるｐチャン
ネルＦＥＴ　Ｐ、及びＰ２は、「キャリー発生」モード
のとき、覗圧源Ｖを６ＯＵＴに接続することによって、
反転キャリー・アウトＣ０ＵＴヲ発生し、Ｂ及びＡ入力
によって夫々ゲーティングされるｎチャンネルＦＥＴ　
＃Ｉ及びＮ２は、「キャリー停止」モードのとき、（：
’ＯＵＴをグランドに接続することによって、反転キャ
リー・アウトεＯＵＴを発生する。（ＡｅＥ）信号が論
理Ｉｌｌのとき、反転キャリー・アウトσＯＵＴはＣ’
ＩＮの反転となる（この状態を「キャリー伝達」モード
というり。このモードに２いては、インバータ１９はＣ
ＩＮ信号を反転させ、その信号はトランスミッゾョン・
ゲートＴ。

（このゲートのｎチャンネル・ゲート端子に加えられろ
（ＡｅＥ）信号によって活性化さｎる）を通過する。

ここで、「キャリー伝達」モートの場合だけ、反・ｌ歇
キャリー　アウトＣ０ＵＴの発生に関連した論理遅延が
あることを注目すべきである。即ち、「キャリー発生」
及び「キャリー停止」モードの両方においては、反転キ
ャリー・アウトＣ０ＵＴ信号は、Ａ及びＢ入力信号の状
態によって直ちに発生され、−万「キャリー伝達」モー
ドに２いては、εＯＵＴ信号は（ＡＣｆｊＥ　）信号が
トランスミッゾョン・ゲートＴ、を活性化するために形
成さ扛るまては、発生さ九ない。

第２図を参照すると、全力ロ算器１０（第１図９のコン
ブリメントが示され、該回路はＡ、Ｂ及びＣＸＮ入力信
号を受け、反転２０（Ｓ）及びキャリーアウト（ＣｏＵ
Ｔ）出力信号を供給する。全加算器２０は、加算器アレ
イにおいて、キャリー信号の極性を正しく維持するため
に開発さｎた。こうして、全加算器１０（第１図）は、
Ｃ耐入力を受け、反転キャリー・アウトＣｏＵＴ及び出
力イキ号そ供給し、−万、全加算器２０は反転キャリー
δ工Ｎ１占号を受け、キャリー・アウトＣｏＵＴ出力信
号を発生する。

全加算器２０・は、全加算器１０（第１図９と同様に動
作する。前述の如く、全〃０算器への入力はＡ、Ｂ及び
司ｉで、出力は５ｒｙｂｔ及びＣ０ＵＴである。インバ
ータ２１，２３及び２５と、トランスミッション・ゲー
トＴ１及びＴ２と、は（Ａ■Ｂ）及び（Ａ（ｆｊＢ　）
信号を形成する。ここで、全加算器１０（第１図）はＢ
入力を有するが、全加算器２０はＢ入力を有することを
注目すべきである。

全加算器２０においては、トランスミッション・ゲート
ＴＩ及びＴ２への接続は第１図の場合と比較して反転嘔
れ、極性の変更を行う。全加算器２０は、Ａ■Ｂ信号及
びそのコンブリメントを使用して、インバータ２７及び
トランスミッション・ゲートＴ３、Ｔ４を弁してＳＵＭ
出力を発生し、インバータ２９及びトランスミッション
・ゲートＴ。

を弁してＣ０ＵＴ出力信号を発生する。前述の如く、キ
ャリー信号はＦ　Ｅ　Ｔ　Ｐ　１．Ｐ　２　、Ｎ　１．
／Ｖ　２によって形成さｎるが、ＣｏＵＴ信号の適正な
極性を保つために、ＦＥＴ　ＰＩＩＰ２及びＮ１．Ｎ２
はＡ及びＢ１言号てはなくＡ及びＢ信号によってゲーテ
ィングされる。

ここで、纂１図及び第２図を参照すると、キャリー出力
点における直接的なキャリー信号の発生又は停止は、従
来の加算器セルに対−して速度の点て利点を与えること
がわかる。即ち、キャリー伝達モードに２いて（即ち、
Ｃ０ＵＴ信号がトランスミッション・ゲートＴ、に発生
されるときン、ＳＵＭ出力及びＣ０ＵＴ出力は両方とも
約２．５ゲート遅延を生じるが、「キャリー停止」及び
「キャリー発生」モードにおいては、非常（Ｃ速く発生
ざ汎る。更に、加算器１０及び２０を直列（ｌζして利
用し、キャリー出力（１’ＯＵＴ信号を交番させろこと
によって、一対当りｌゲート遅畑たけキャリー伝搬遅延
を減少させることができる。

ここで、第３図を参照すると、加算器１０（第１図）と
加算器２０（第２図）を組合ぜて形成されるアレイが示
さｎる。加算器１０１及び１０□はレジスタのバンク（
図示せず）からＡ１及びＢ、入力信号を受ける。加算器
２０１（加算器１０１のコンプリメン１１は、レジスタ
（図示せす）からＡ２及びＢ２人力を受け、ＣＩＮ入力
は＞１０算器１０１力１らの反転キャリー・アウトεＯ
ＵＴである。加算器２０□（加算器１０□のコンブリメ
ント）はレジスタ（図示せずうからＡ２人力を受しナ、
Ｂ入力は加算器１０．からの、ｖＯ（Ｓ）出力で、ＣＩ
Ｎ入力は加算器１０２からの反転キャリー・アウトＣ０
ＵＴ出力である。加算器１０３はレジスタ（図示せすり
からＡ、及び１３人力を受け、ＣＩＮ入力は加算器２０
、のキャリー・アラ）ＣＯＵＴ出力である。加算器１０
４は、レジスタ（図示せずツカ）らＡ３人力を受け、３
人力はクロ算器２０１からの反転オ０　（Ｓ）出力であ
り、ＧＩＮ入力は加算器２０２からのキャリー・アウト
Ｃ０ＵＴ出力である。

最友に、コンプリメンタリな加算器１０（第１図）及び
２０（第２図）の間で対称性を保つことが望ましｈので
、加算器１０（第１図）はＢ又は云入力を必要とするこ
とに注目すべきである。その人力の必要性は、このデバ
イスの利用性を制限するしのではない。その理由は、そ
のような加算器セルへの入力信号は一般にレジスタから
得られ、それからは非反転及び反転出力の両方が得られ
るからである。

以上、本発明の好適実施例について説明したが、本発明
の範囲内で他の実施例が可１信であることは当業者には
明らかである。

【図面の簡単な説明】

第１図は本発明による全加算器セルの回路図である。 第２図はアレイ内のキャリー信号の仏性を正しく維持す
るために設けられる第１図の全加算器セルの相補加算器
の回路図である。 第３図は、第１図及び第２図の７ＩＯ〕器がアレイ内で
いかに結会さｎる力）を示す図である。 （外５名）

Claims (2)

【特許請求の範囲】
1. （１）夫々論理１又は論理０レベルの２つのディジタル
   入力信号Ａ及びＢの和であつて、論理１又は論理０レベ
   ルのディジタル・キャリー信号が付随する和を発生する
   全加算器回路において、 （ａ）両方が論理０レベルを有するときのＡ及びＢに応
   答して論理１レベルのディジタル・キャリー信号を発生
   する第１ゲーテイング回路と、 （ｂ）両方が論理１レベルを有するときのＡ及びＢに応
   答して論理０レベルのディジタル・キャリー信号を発生
   する第２ゲーテイング回路と、 から構成される全加算器回路。
2. （２）前記第１ゲーテイング回路が一対のｐチャンネル
   電界効果トランジスタから成り、前記第２ゲーテイング
   回路が電圧源の両端にカスケード接続されるｎチャンネ
   ル電界効果トランジスタから成り、各対の各トランジス
   タがＡ又Ｂのいずれかでコントロールされ、Ａ及びＢの
   両方が論理０レベルのとき第１ゲーテイング回路が導通
   し、Ａ及びＢの両方が論理１レベルのとき第２ゲーテイ
   ング回路が導通する、特許請求の範囲第１項記載の全加
   算器回路。