JPS6175565A - Ｆｅｔ集積回路 - Google Patents
Ｆｅｔ集積回路Info
- Publication number
- JPS6175565A JPS6175565A JP59197506A JP19750684A JPS6175565A JP S6175565 A JPS6175565 A JP S6175565A JP 59197506 A JP59197506 A JP 59197506A JP 19750684 A JP19750684 A JP 19750684A JP S6175565 A JPS6175565 A JP S6175565A
- Authority
- JP
- Japan
- Prior art keywords
- source
- electrode
- drain
- regions
- triangular shape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、ＭＯＳ型のＦＥ’ｌ’集積回路に関する。
（口１ 従来の技術
この種ＭＯ８型のｌ’ｉ”ＥＴ集積回路はＩｌｏ ボ
ート部等に於いて、大′亀流′ｆｒ：取り出す為の大型
のＭＯＳ）ランジスタを構成する必要があった。この為
に、一般的にＩ ＥＥＥ ＲＯＬＩＤ−８ＴＡＴＥ○
ＩＲＯＵＩＴＳ、 Ｖｏｗ、 ５ａ−ｉ ８． Ｎｏ、
６の“ＬａｒｉｌｅＳＷｉｎＰ ０ＭＯ８Ｐｏｗｅ
ｒ Ａｍｐｌｉｆｌｅｒ” に示きれいる様にくし歯
状の電極構造をもつＭＯＳ）ランジスタが数多く採用さ
れている。
ート部等に於いて、大′亀流′ｆｒ：取り出す為の大型
のＭＯＳ）ランジスタを構成する必要があった。この為
に、一般的にＩ ＥＥＥ ＲＯＬＩＤ−８ＴＡＴＥ○
ＩＲＯＵＩＴＳ、 Ｖｏｗ、 ５ａ−ｉ ８． Ｎｏ、
６の“ＬａｒｉｌｅＳＷｉｎＰ ０ＭＯ８Ｐｏｗｅ
ｒ Ａｍｐｌｉｆｌｅｒ” に示きれいる様にくし歯
状の電極構造をもつＭＯＳ）ランジスタが数多く採用さ
れている。
斯様な従来の大型ＭＯ８ＦＥＴを第２図に示す。
同図に於いて、１１１１１１は短冊状のソース舶載、ｆ
２１（２＋Ｔ′′ 域＋１１（２０１＋（２＋は旧線状に交互に配置され、
さらにこれ等領域間にチャンネル領域（３（：（＋・・
・が介在している。ｎ［１ｌ（１０１は上記ソース・ド
レイン領域列＋１１ｆ２１・・・の−側辺側に設けられ
たソース母線（１１）からくし歯状に上記ソース領域１
１１１１１上に延在しこのソース領域１１１（１）にコ
ンタクトＣされたソース電極であり、その形状はソース
領域（１１（１１とほぼ合致する短冊状となっている。
２１（２＋Ｔ′′ 域＋１１（２０１＋（２＋は旧線状に交互に配置され、
さらにこれ等領域間にチャンネル領域（３（：（＋・・
・が介在している。ｎ［１ｌ（１０１は上記ソース・ド
レイン領域列＋１１ｆ２１・・・の−側辺側に設けられ
たソース母線（１１）からくし歯状に上記ソース領域１
１１１１１上に延在しこのソース領域１１１（１）にコ
ンタクトＣされたソース電極であり、その形状はソース
領域（１１（１１とほぼ合致する短冊状となっている。
一方（２ｆ’１（２０１は上記ソース・ドレイン領域７
Ａｍ（２＋・・・の他側辺側に設けられたドレイン母線
０１１からくし歯状に上記ドレイン領域（２１（２１上
に延在しこのドレイン領域（２）（２１にコンタクトＣ
されたドレイン電極であり、その形状も又ドレイン領域
（２）（２）とばば合致する短冊状となっている。（３
（１）（３０）・・・は上記ゲート母線ｋｂ Ｃａ１ｌ
からくし歯状に上記チャンネル領域１３１１３１・・・
−ヒに絶縁配置されたゲート電極である。
Ａｍ（２＋・・・の他側辺側に設けられたドレイン母線
０１１からくし歯状に上記ドレイン領域（２１（２１上
に延在しこのドレイン領域（２）（２１にコンタクトＣ
されたドレイン電極であり、その形状も又ドレイン領域
（２）（２）とばば合致する短冊状となっている。（３
（１）（３０）・・・は上記ゲート母線ｋｂ Ｃａ１ｌ
からくし歯状に上記チャンネル領域１３１１３１・・・
−ヒに絶縁配置されたゲート電極である。
斯様な構成のＭＯＳＦＥＴに於いては、各ソース電極帥
ｏｎｉ及びドレイン電極ｔ２１（２０１はアルミニウム
被膜を長方形に成形したものであるので、これ等の電極
０１００１飾飾の電極巾はソース母線ｔｌ１１又はドレ
イン母線（２１１からの電流が最も流れる両電極００１
（１０１ｆ２０］（イ）の根本部に於いてマイグレーシ
ョン（電流密度が許容値を起えて溶断が発生する事）が
起きない程度の値ｌに設定されている。
ｏｎｉ及びドレイン電極ｔ２１（２０１はアルミニウム
被膜を長方形に成形したものであるので、これ等の電極
０１００１飾飾の電極巾はソース母線ｔｌ１１又はドレ
イン母線（２１１からの電流が最も流れる両電極００１
（１０１ｆ２０］（イ）の根本部に於いてマイグレーシ
ョン（電流密度が許容値を起えて溶断が発生する事）が
起きない程度の値ｌに設定されている。
従って、従来の斯様なＭＯＳＦＥＴでは上述の如きマイ
グレーシヨンの制限からその集積化を図るには限度があ
った。
グレーシヨンの制限からその集積化を図るには限度があ
った。
（ハ）発明が解決しようとする問題点
本発明は上述の点に鑑みてなされたものであり、Ｔｉ’
ＥＴ集積回路の集積化を図るものである。
ＥＴ集積回路の集積化を図るものである。
に）問題点を解決する為の手段
本発明はくし歯状の電極構造を渭するＦＥＴ集積回路に
於いて、各ソース電極及びドレイン電極の形状を夫々根
本部より頂部の電極巾が小なるほぼ三角形となし、ソー
ス領域及びドレイン領域をほぼ三角形の各′ゼ極形状に
合致せしめたものである。
於いて、各ソース電極及びドレイン電極の形状を夫々根
本部より頂部の電極巾が小なるほぼ三角形となし、ソー
ス領域及びドレイン領域をほぼ三角形の各′ゼ極形状に
合致せしめたものである。
（ホ）作 用
本発明のＦＥＴ集積回路に依れば、各ソース電極及びド
レイン電極の根本部から頂部に向う電流が小さくなるの
で、はぼ三角形をなす各ソース電極及びドレイン電極の
中間部や頂部での電流密度が増大する事はなく根本部の
電極巾をマイグレーシ１ンの起きない値に設定しておけ
ば、いずれの部分に於いてもマイグレーシロンの氏゛配
はない。
レイン電極の根本部から頂部に向う電流が小さくなるの
で、はぼ三角形をなす各ソース電極及びドレイン電極の
中間部や頂部での電流密度が増大する事はなく根本部の
電極巾をマイグレーシ１ンの起きない値に設定しておけ
ば、いずれの部分に於いてもマイグレーシロンの氏゛配
はない。
この様にマイグレーシ１ンの制限を軽減する事に依って
、ソース領域及びドレイン領域の占有面積がソース電極
及びドレイン電極に対応して縮／Ｊへされている。
、ソース領域及びドレイン領域の占有面積がソース電極
及びドレイン電極に対応して縮／Ｊへされている。
（へ）実施例
第１図に本発明のＦＥＴ集積回路であるＭＯＳＦＥＴの
一実施・列を示す。同図に於いて、第１図の従来品と同
一部分には第１図と同一符号を付している。同図のＭ
ＯＳ Ｆ Ｅ Ｔが第２図の従来品と異なる所は、ソー
ス母線（１１１から延在した複数のソース電極ａ６及び
ドレイン母線（２１１から延在した複数のドレイン電揖
（２０１の形状を根本部（電極巾！りより頂部の電極巾
が小なる二等辺三角形とし、ソース領域Ｂ１１．、・及
びドレイン領域（２）・・・の形状を各電極（１０（・
・・、（２０１・・・にほぼ合致せしめてこれ等を三角
形状でコンタクトＣ′シた点にある。そしてさらに本実
施例に於いては、上記ソース領域（１１・−・とドレイ
ン領域（２（・・・との間隙に設けられたチャンネル領
域（３ｆ（３［上に設けられるゲート電極Ｌ２Ａｉｔ−
折り返し形状に連設せしめた点にある。
一実施・列を示す。同図に於いて、第１図の従来品と同
一部分には第１図と同一符号を付している。同図のＭ
ＯＳ Ｆ Ｅ Ｔが第２図の従来品と異なる所は、ソー
ス母線（１１１から延在した複数のソース電極ａ６及び
ドレイン母線（２１１から延在した複数のドレイン電揖
（２０１の形状を根本部（電極巾！りより頂部の電極巾
が小なる二等辺三角形とし、ソース領域Ｂ１１．、・及
びドレイン領域（２）・・・の形状を各電極（１０（・
・・、（２０１・・・にほぼ合致せしめてこれ等を三角
形状でコンタクトＣ′シた点にある。そしてさらに本実
施例に於いては、上記ソース領域（１１・−・とドレイ
ン領域（２（・・・との間隙に設けられたチャンネル領
域（３ｆ（３［上に設けられるゲート電極Ｌ２Ａｉｔ−
折り返し形状に連設せしめた点にある。
斯様な本発明のＭＯＳＦＥＴに於いては、アルミニウム
からなる各ソース電極１０１ （１（Ｉ及びドレイン電
極ａｒｍは各母線（１１１又は圓の根本側の電極巾はマ
イグレーションが起きない程度の値ｌとなっており、頂
部に向うほどこの電極巾が減少している。
からなる各ソース電極１０１ （１（Ｉ及びドレイン電
極ａｒｍは各母線（１１１又は圓の根本側の電極巾はマ
イグレーションが起きない程度の値ｌとなっており、頂
部に向うほどこの電極巾が減少している。
しかしながら、ソース電極Ｏｄからほぼ全面的なコンタ
クト０′ヲ介してソース領域（１１に電流が流れるので
、このソース電極ａハの母線（１１１側の根本部からそ
の頂部に向って流れる電流密度は根本部からの距離に逆
比例して減少する事となる。従って、上述の如くソース
電極（Ｉｄが二等辺三角形状であってもその中間部から
頂部に向う箇所での電流密度はほぼ一定となり、マイグ
レーションの１１？′配はない。
クト０′ヲ介してソース領域（１１に電流が流れるので
、このソース電極ａハの母線（１１１側の根本部からそ
の頂部に向って流れる電流密度は根本部からの距離に逆
比例して減少する事となる。従って、上述の如くソース
電極（Ｉｄが二等辺三角形状であってもその中間部から
頂部に向う箇所での電流密度はほぼ一定となり、マイグ
レーションの１１？′配はない。
この事はドレイン電極（２イについても同様である。
次に第２図の本発明ＦＥＴと第１図の従来ＰＥＴとのパ
ターン面積について比較してみると、本が同じであると
しても、本発明ＦＥＴのパターン面積は従来ＦＥ’ｒの
−まで集積化された事となる。
ターン面積について比較してみると、本が同じであると
しても、本発明ＦＥＴのパターン面積は従来ＦＥ’ｒの
−まで集積化された事となる。
斯る実施例の如き本発明ＦＥＴを出力バッファーのよう
なインターフェイス部に採用すれば、集積比がなされて
いながら充分大きな電流を取り扱う事ができ、また第２
図の如き従来ＦＥＴをそのまま縮小化した場合にチャン
ネル領域までもが縮たＬＳＩの誤動作を招く惧れもない
。
なインターフェイス部に採用すれば、集積比がなされて
いながら充分大きな電流を取り扱う事ができ、また第２
図の如き従来ＦＥＴをそのまま縮小化した場合にチャン
ネル領域までもが縮たＬＳＩの誤動作を招く惧れもない
。
（）ｌ 発明の効果
本発明のＦ”ＥＴ集積回路は以上の説明から明らかな如
く、くし歯状の電極構造を用するＦＥ’Ｉ’集積回路に
於いて、各ソース電極及びドレイン電極の形状を夫々根
本部より頂部の電極巾が小なるほぼ三角形となし、ソー
ス領域及びドレイン領域をほぼ三角形の各電極形状に合
致せしめたものであるので、ソース電極及びドレイン電
極でのマイグレーシ１ンを防止しながら、ソース領域及
びドレイン領域の占有面積を７程度にまで縮小する事が
できる。従ってこの種ＦＥＴの大巾な集積化が可能とな
る。
く、くし歯状の電極構造を用するＦＥ’Ｉ’集積回路に
於いて、各ソース電極及びドレイン電極の形状を夫々根
本部より頂部の電極巾が小なるほぼ三角形となし、ソー
ス領域及びドレイン領域をほぼ三角形の各電極形状に合
致せしめたものであるので、ソース電極及びドレイン電
極でのマイグレーシ１ンを防止しながら、ソース領域及
びドレイン領域の占有面積を７程度にまで縮小する事が
できる。従ってこの種ＦＥＴの大巾な集積化が可能とな
る。
第１図は本発明のＦＥＴ集積回路の一実施例の平面パタ
ーン図、第２図は従来のＦＥＴ集積回路の平面パターン
図である。 ＋１１１１’ｌ・・・ソース領域、 （２）ｃ′ｉ１・
・・ドレイン領域、１３１（ｍ・・・チャンネル領域、
＋＋−・・・ソース電極、（２０）ｆ２１．、・ド
レイン電極、 （３１（３０１・・・ゲート電極。
ーン図、第２図は従来のＦＥＴ集積回路の平面パターン
図である。 ＋１１１１’ｌ・・・ソース領域、 （２）ｃ′ｉ１・
・・ドレイン領域、１３１（ｍ・・・チャンネル領域、
＋＋−・・・ソース電極、（２０）ｆ２１．、・ド
レイン電極、 （３１（３０１・・・ゲート電極。
Claims (1)
- １）ソース母線から延在した複数のくし歯状のソース電
極にコンタクトされた複数のソース領域と、該ソース電
極に対向してドレイン母線から延在した複数のくし歯状
のドレイン電極にコンタクトされた複数のドレイン領域
とが交互に配置され、これ等ソース・ドレイン領域間隙
をチャンネル領域として、該チャンネル領域上に共通の
ゲート電極を配置したＭＯＳ型のＦＥＴ集積回路に於い
て、くし歯状の上記各ソース電極及びドレイン電極の形
状を夫々根本部より頂部の電極巾が小なるほぼ三角形と
なし、ソース領域及びドレイン領域をほぼ三角形の各電
極形状に合致せしめた事を特徴とするＦＥＴ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197506A JPS6175565A (ja) | 1984-09-20 | 1984-09-20 | Ｆｅｔ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197506A JPS6175565A (ja) | 1984-09-20 | 1984-09-20 | Ｆｅｔ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6175565A true JPS6175565A (ja) | 1986-04-17 |
Family
ID=16375605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197506A Pending JPS6175565A (ja) | 1984-09-20 | 1984-09-20 | Ｆｅｔ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04181778A (ja) * | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | 電界効果型半導体装置 |
| WO2008049861A1 (de) * | 2006-10-24 | 2008-05-02 | Austriamicrosystems Ag | Halbleiterkörper und verfahren zum entwurf eines halbleiterkörpers mit einer anschlussleitung |
-
1984
- 1984-09-20 JP JP59197506A patent/JPS6175565A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04181778A (ja) * | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | 電界効果型半導体装置 |
| WO2008049861A1 (de) * | 2006-10-24 | 2008-05-02 | Austriamicrosystems Ag | Halbleiterkörper und verfahren zum entwurf eines halbleiterkörpers mit einer anschlussleitung |
| US8399937B2 (en) | 2006-10-24 | 2013-03-19 | Austriamicrosystems Ag | Semiconductor body and method for the design of a semiconductor body with a connecting line |
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