JPS617948A - 同一プログラムの多重処理装置 - Google Patents
同一プログラムの多重処理装置Info
- Publication number
- JPS617948A JPS617948A JP59127601A JP12760184A JPS617948A JP S617948 A JPS617948 A JP S617948A JP 59127601 A JP59127601 A JP 59127601A JP 12760184 A JP12760184 A JP 12760184A JP S617948 A JPS617948 A JP S617948A
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- JP
- Japan
- Prior art keywords
- memory
- block
- program
- output
- same program
- Prior art date
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- Pending
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明拡、シーケンスコントローラやプログラムコン
トローラなどのディジタル式演算制御装置に同一のプロ
グラムを多数回実行（演算）させ、その演算結果を出力
用メモリに格納した後、これらを互いに照合して出力す
ることにより、誤った結果を出力する可能性を少なくシ
、信頼性を向上 ・させるようにした同一プログラムの
多重処理装置に関する〇 〔従来技術とその問題点〕 従来、この種の多重処理装置としては、演算を１回（１
スキヤン）行なう度に互いに異なる出力用バッファメモ
リ（または一時記憶用メモリ）に書き出し、ｎ回終了し
た時点でこれらの演算結果を照合して出力する方式のも
のが知られている。
トローラなどのディジタル式演算制御装置に同一のプロ
グラムを多数回実行（演算）させ、その演算結果を出力
用メモリに格納した後、これらを互いに照合して出力す
ることにより、誤った結果を出力する可能性を少なくシ
、信頼性を向上 ・させるようにした同一プログラムの
多重処理装置に関する〇 〔従来技術とその問題点〕 従来、この種の多重処理装置としては、演算を１回（１
スキヤン）行なう度に互いに異なる出力用バッファメモ
リ（または一時記憶用メモリ）に書き出し、ｎ回終了し
た時点でこれらの演算結果を照合して出力する方式のも
のが知られている。
しかしながら、この方式によると、出力用メモリのアド
レスが出力の都度具なるため、毎回同一の演算を行なう
にもかかわらずソフトウェア（プログラム）を全く同じ
ものにすることができず、したがって、ｎ個のプログラ
ムが必要となるため、プログラムメモリの容量が増大し
て構成が複雑となるばかりでなく、同様のプログラムを
ＩＩ数個用意しなければならないため、費用と時間が掛
かる一方、単純ミスが増加する等の問題があった。
レスが出力の都度具なるため、毎回同一の演算を行なう
にもかかわらずソフトウェア（プログラム）を全く同じ
ものにすることができず、したがって、ｎ個のプログラ
ムが必要となるため、プログラムメモリの容量が増大し
て構成が複雑となるばかりでなく、同様のプログラムを
ＩＩ数個用意しなければならないため、費用と時間が掛
かる一方、単純ミスが増加する等の問題があった。
この発明はこのような事情のもとになされたもので、出
力用メモリの構成に工夫をして実行対象となるプログラ
ムを１本化することにより、プログラムの作成を容易に
するとともに、プログラムメモリ容量を低減させること
が可能な同一プログラムの多重処理装置を提供すること
を目的とする。
力用メモリの構成に工夫をして実行対象となるプログラ
ムを１本化することにより、プログラムの作成を容易に
するとともに、プログラムメモリ容量を低減させること
が可能な同一プログラムの多重処理装置を提供すること
を目的とする。
この発明紘、演算結果を格納する出力用メモリを多重処
理回数ｎｌｃ応じてｎ＋１のメモリプレツタに分割し、
この分割されたメモリブロックの内容を順次転送して、
アドレスの付いたメモリブシックを常に空き状態にして
おくことにより、演算結果をその都度同じアドレスに格
納し得るようにしたものである。
理回数ｎｌｃ応じてｎ＋１のメモリプレツタに分割し、
この分割されたメモリブロックの内容を順次転送して、
アドレスの付いたメモリブシックを常に空き状態にして
おくことにより、演算結果をその都度同じアドレスに格
納し得るようにしたものである。
＃！１図はこの発明によるメモリ構成例を示す構成図、
第２図は＃！１図のメモリ転送動作を説明するための説
明図である。
第２図は＃！１図のメモリ転送動作を説明するための説
明図である。
いま、演算制御装置の多重処理回数をｎ回とすると、そ
の出力用メモリＭＢを第１図の如（ｎ＋１のメモリブロ
ックＭＢｏ”ＭＢｎに分割するとともニ、伝えばメモリ
ブロックＭＢｏにだけ所定のアドレスを付けておく０そ
して、メモリブロックＭＢｏ−ＭＢｎの各々を、現時点
から０回前の演算結果（つまり、最新の演算結果）８０
％１回前のものＲ１，２回前のものＲ２・・・・・・、
ｎ回前のものＲｎの格納用としてそれぞれ割り付けると
ともに、演算が終了する毎に１２１ｉＺの如く、各ブロ
ックの内容を古いブ四ツクの方へ順次転送することによ
り、現時点の演算結果を常に一定のアドレスをもつメモ
リブロックＭＢｏに格納することができるようにする。
の出力用メモリＭＢを第１図の如（ｎ＋１のメモリブロ
ックＭＢｏ”ＭＢｎに分割するとともニ、伝えばメモリ
ブロックＭＢｏにだけ所定のアドレスを付けておく０そ
して、メモリブロックＭＢｏ−ＭＢｎの各々を、現時点
から０回前の演算結果（つまり、最新の演算結果）８０
％１回前のものＲ１，２回前のものＲ２・・・・・・、
ｎ回前のものＲｎの格納用としてそれぞれ割り付けると
ともに、演算が終了する毎に１２１ｉＺの如く、各ブロ
ックの内容を古いブ四ツクの方へ順次転送することによ
り、現時点の演算結果を常に一定のアドレスをもつメモ
リブロックＭＢｏに格納することができるようにする。
なお、Ｍ２図（Ａ）、（Ｂ）はそれぞれ転送処理前、後
の出力用メモリの内容を示すものである。つまり、演算
処理回数ｎに対してメモリＭＢはｎ＋１個に分割されて
いるので、メモリブロックは１つ余ることになるが、こ
れを、例えばＭＢＯとしてこれにアドレスを付しておき
、これに演算処理結果が入力される毎に順次転送処理す
ることにより、この特定のメモリブロックＭＢ。
の出力用メモリの内容を示すものである。つまり、演算
処理回数ｎに対してメモリＭＢはｎ＋１個に分割されて
いるので、メモリブロックは１つ余ることになるが、こ
れを、例えばＭＢＯとしてこれにアドレスを付しておき
、これに演算処理結果が入力される毎に順次転送処理す
ることにより、この特定のメモリブロックＭＢ。
を常に空き状態とすることができるので、結局、同一ア
ドレスを用いてｎ（ロ）の演算結果を格納することがで
きるようになり、その結果、プログラムも１つで済むこ
とになる。
ドレスを用いてｎ（ロ）の演算結果を格納することがで
きるようになり、その結果、プログラムも１つで済むこ
とになる。
第３Ａ図杖この発明によるプログラムの二重処理動作を
説明するためのブロック図、＠３Ｂ図は従来方式による
プログラムの二重処理動作を説明するためのブロック図
である。
説明するためのブロック図、＠３Ｂ図は従来方式による
プログラムの二重処理動作を説明するためのブロック図
である。
両者はいずれもシーケンスコントローラヲ用いた例であ
るが、その処理手順は前者では、入力処理Ｐｌ→演算処
理Ｐ２→転送処理Ｐ３→照合・出力処理Ｐ４ となっているのに対し、後者で杜。
るが、その処理手順は前者では、入力処理Ｐｌ→演算処
理Ｐ２→転送処理Ｐ３→照合・出力処理Ｐ４ となっているのに対し、後者で杜。
入力処理Ｐ１→演算処理Ｐ２→演算処理Ｐ２′う照合・
出力処理Ｐ４ となっている。ここで、演算処理Ｐ２ ＊ Ｐ２’は、
むしろ演算処理プログラムとして考えた方がわがり易＜
、シたがって、実行対象となるプログラムは前者ではＰ
２の１つ、後者ではＰ２＃Ｐ２Ｏ２つであり、第３Ａ、
３Ｂ図にはこれらの関係が図式％式％ ら両図を比較することにより、前者ではプログラムが一
本化されているため、第３Ａ図の如き転送処理Ｐ３が必
要であるということがわかる。そして、この転送処理で
は、前回の演算結果であるメモリブシックＭＢ１の内容
Ｒ１１（Ｘ、 、Ｍ、 ）をメモリプ０’／りＭＢ２へ
移し、今回得られたメモリブシックＭＢｏの内容几ｏ（
ＸｏｅＭｏ）をメモリブシックＭＢ１へ移す操作が行な
われ、これによって、前回および今回得られた演算結果
は常に保存されるとともに、出力用メモリのアドレスを
固定することが可能となる。なお、両者に共通な照合・
肯ヵ処理Ｐ４では、メモリまたはメモリブロックの内容
を互いに照合することにより、常に前回の結果と今回得
られた結果とを容易に比較して出力することができる。
出力処理Ｐ４ となっている。ここで、演算処理Ｐ２ ＊ Ｐ２’は、
むしろ演算処理プログラムとして考えた方がわがり易＜
、シたがって、実行対象となるプログラムは前者ではＰ
２の１つ、後者ではＰ２＃Ｐ２Ｏ２つであり、第３Ａ、
３Ｂ図にはこれらの関係が図式％式％ ら両図を比較することにより、前者ではプログラムが一
本化されているため、第３Ａ図の如き転送処理Ｐ３が必
要であるということがわかる。そして、この転送処理で
は、前回の演算結果であるメモリブシックＭＢ１の内容
Ｒ１１（Ｘ、 、Ｍ、 ）をメモリプ０’／りＭＢ２へ
移し、今回得られたメモリブシックＭＢｏの内容几ｏ（
ＸｏｅＭｏ）をメモリブシックＭＢ１へ移す操作が行な
われ、これによって、前回および今回得られた演算結果
は常に保存されるとともに、出力用メモリのアドレスを
固定することが可能となる。なお、両者に共通な照合・
肯ヵ処理Ｐ４では、メモリまたはメモリブロックの内容
を互いに照合することにより、常に前回の結果と今回得
られた結果とを容易に比較して出力することができる。
なお、上記では主としてプログラムを二重処理する場合
について説明したが、３重、４重などの多重処理の場合
にも同様に適用し得ることは云う迄もない。また、ｎ個
の多重処理結果について紘、そのうちのｍ個が一致した
らこれを正しいものとする、いわゆるｍアウトオブｎｏ
チェック方式を採用することができる。
について説明したが、３重、４重などの多重処理の場合
にも同様に適用し得ることは云う迄もない。また、ｎ個
の多重処理結果について紘、そのうちのｍ個が一致した
らこれを正しいものとする、いわゆるｍアウトオブｎｏ
チェック方式を採用することができる。
この発明によれば、転送処理という極めて単純なルーチ
ンワークを追加するだけで、プログラムの多重処理が可
能となるばかりでなく、実行対象となるプログラムが一
本化されるため、多重処理同数が多くなればなる程、プ
ログラム格納用メモリの容量低減およびプログラム作成
のための労力低減効果が顕著となる利点がもたらされる
ものである。
ンワークを追加するだけで、プログラムの多重処理が可
能となるばかりでなく、実行対象となるプログラムが一
本化されるため、多重処理同数が多くなればなる程、プ
ログラム格納用メモリの容量低減およびプログラム作成
のための労力低減効果が顕著となる利点がもたらされる
ものである。
第１図はこの発明によるメモリ構成例を示す構成図、第
２図は＃！１図のメモリ転送動作を説明するための説明
図、第３Ａ図はこの発明によるプログラムの二重処理動
作を説明するためのブロック１１、第３Ｂ図れ従来方式
によるプログラムの二重処理動作を説明するためのブ田
ツク図である。 符号説明 ＭＢ・・・・・・出力用メモリ、ＭＢｏ〜ＭＢｎ・・・
・・・メモリブロック、 ＲＯ−Ｒｎ・・・・・・演算
結果、Ｐｌ・・・・・・入力処Ｎｓ Ｐ２ ｅ Ｐ２・
・・・・・演算処理（プログラム）、Ｐ３・・・・・・
転送処理、Ｐ４・・・・・・照合・出力処理。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第 １＃！Ｊ ＭＢ ｊ１２Ｉ！１ （Ａ） （Ｂ） 第３Ａ図
２図は＃！１図のメモリ転送動作を説明するための説明
図、第３Ａ図はこの発明によるプログラムの二重処理動
作を説明するためのブロック１１、第３Ｂ図れ従来方式
によるプログラムの二重処理動作を説明するためのブ田
ツク図である。 符号説明 ＭＢ・・・・・・出力用メモリ、ＭＢｏ〜ＭＢｎ・・・
・・・メモリブロック、 ＲＯ−Ｒｎ・・・・・・演算
結果、Ｐｌ・・・・・・入力処Ｎｓ Ｐ２ ｅ Ｐ２・
・・・・・演算処理（プログラム）、Ｐ３・・・・・・
転送処理、Ｐ４・・・・・・照合・出力処理。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第 １＃！Ｊ ＭＢ ｊ１２Ｉ！１ （Ａ） （Ｂ） 第３Ａ図
Claims (1)
- 【特許請求の範囲】 １）所定のプログラムを実行する演算制御装置に同一の
プログラムを複数回実行させその各演算結果を出力用メ
モリに格納した後これらを互いに照合して出力する同一
プログラムの多重処理装置であつて、多重処理回数ｎ（
ｎは正の整数）に応じて前記出力用メモリをｎ＋１のメ
モリブロックに分割するとともに、所定のメモリブロッ
クにのみアドレスを付し、該所定のメモリブロックに演
算結果を格納する毎にその内容を他のメモリブロックへ
順次転送して少なくともこの所定のメモリブロックを常
に空き状態にしておくことにより、各演算結果をその都
度同じアドレスを指定して格納することを特徴とする同
一プログラムの多重処理装置。 ２）前記演算結果のすべてについてｍアウトオブｎ（ｍ
はｍ≦ｎなる整数）の照合を行なつて出力すべきデータ
を決定することを特徴とする特許請求の範囲第１項に記
載の同一プログラムの多重処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127601A JPS617948A (ja) | 1984-06-22 | 1984-06-22 | 同一プログラムの多重処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127601A JPS617948A (ja) | 1984-06-22 | 1984-06-22 | 同一プログラムの多重処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617948A true JPS617948A (ja) | 1986-01-14 |
Family
ID=14964118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127601A Pending JPS617948A (ja) | 1984-06-22 | 1984-06-22 | 同一プログラムの多重処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617948A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04115640U (ja) * | 1991-03-27 | 1992-10-14 | 株式会社興人 | 感温性遮光板 |
| US6020989A (en) * | 1997-05-14 | 2000-02-01 | Affinity Co., Ltd. | Laminated bodies and windows using them |
-
1984
- 1984-06-22 JP JP59127601A patent/JPS617948A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04115640U (ja) * | 1991-03-27 | 1992-10-14 | 株式会社興人 | 感温性遮光板 |
| US6020989A (en) * | 1997-05-14 | 2000-02-01 | Affinity Co., Ltd. | Laminated bodies and windows using them |
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