JPS6182435A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6182435A JPS6182435A JP59204417A JP20441784A JPS6182435A JP S6182435 A JPS6182435 A JP S6182435A JP 59204417 A JP59204417 A JP 59204417A JP 20441784 A JP20441784 A JP 20441784A JP S6182435 A JPS6182435 A JP S6182435A
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- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- etching
- silicon film
- etched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に異方性ドラ
イエツチング法により電極材料膜をパターニングする工
程を含む半導体装置の製造方法に関する。
イエツチング法により電極材料膜をパターニングする工
程を含む半導体装置の製造方法に関する。
半導体装置の高集積化に伴い、加工技術として従来のウ
ェットエツチング法に代わりドライエツチング法が広く
用いられるようになっている。特に反応性イオンエツチ
ング（ＲＩＥ）法等の異方性ドライエツチング法は、素
子の微細加工にとって極めて有用である。
ェットエツチング法に代わりドライエツチング法が広く
用いられるようになっている。特に反応性イオンエツチ
ング（ＲＩＥ）法等の異方性ドライエツチング法は、素
子の微細加工にとって極めて有用である。
しかしながら、異方性ドライエツチング法を用いた場合
にもいくつかの問題がある。−例として、第５図に示す
多結晶シリコン躾による電極形成工程を用いて説明する
。第５図（ａ）に示すように、３ｉ基板５１にゲート駿
化膜５２を形成し、この上に多結晶シリコン１５３をＣ
ＶＤ法により堆積し、この上にマスク材として例えばレ
ジスト５４を所定パターンに形成する。この後、第５図
（ｂ）に示、すようにＲＩＥ法により多結晶シリコン膜
５３をエツチングして、マスク寸法に規定された電極を
形成する。
にもいくつかの問題がある。−例として、第５図に示す
多結晶シリコン躾による電極形成工程を用いて説明する
。第５図（ａ）に示すように、３ｉ基板５１にゲート駿
化膜５２を形成し、この上に多結晶シリコン１５３をＣ
ＶＤ法により堆積し、この上にマスク材として例えばレ
ジスト５４を所定パターンに形成する。この後、第５図
（ｂ）に示、すようにＲＩＥ法により多結晶シリコン膜
５３をエツチングして、マスク寸法に規定された電極を
形成する。
このようなＲＩＥ工程で、通常は第５図（ａ）に示すよ
うに基板５１と多結晶シリコン膜５３を同電位になるよ
うにしている。ところが、エツチングが完了して残され
た多結晶シリコン膜５３がフローティングになると、Ｒ
ＩＥ時のプラズマの影響で多結晶シリコン膜５３と基板
５１との間で帯電することがある。そしてこの帯電電圧
が酸化膜５２の耐圧より大きいと、絶縁破壊を生じてし
まう。
うに基板５１と多結晶シリコン膜５３を同電位になるよ
うにしている。ところが、エツチングが完了して残され
た多結晶シリコン膜５３がフローティングになると、Ｒ
ＩＥ時のプラズマの影響で多結晶シリコン膜５３と基板
５１との間で帯電することがある。そしてこの帯電電圧
が酸化膜５２の耐圧より大きいと、絶縁破壊を生じてし
まう。
また、１トランジスタ／１キヤパシタのメモリセル構造
をもつＭＯ８型ｄＲＡＭの製造に異方性ドライエツチン
グを適用した場合の問題を第６図を用いて説明する。第
６図は、第２層多結晶シリコン膜によるゲート電極を形
成した状態を示しており、（ａ）が平面図、（ｂ）、（
ｃ）はそれぞれ（ａ）のＡ−／Ｍ、８−８”断面図であ
る。即ち、６１は８１基板であり、この上に第１ゲート
駿化膜６３を介して第１層多結晶シリコン膜による全ビ
ット共通のキャパシタ電極６４が形成され、更に第２ゲ
ート酸化１１１６５を介して第２層多結晶シリコン膜に
よるワード線を兼ねたゲート電極６６が形成される。６
２はフィールド酸化膜である。このようなｄＲＡＭを製
造する工程で、第２ゲート酸化膜６５を熱酸化により形
成した時、多結晶シリコン膜上では他の領域より厚く酸
化膜が形成されるため、第６図（ｂ）（Ｃ）に示すよう
にキャパシタ電極６４の側部にオーバーハングができる
。この状態で第２層多結晶シリコン膜を堆積し、これを
ＲＩＥ法によりエツチングすると、オーバーハングの部
分に多結晶シリコン膜６７がエツチングされずに残って
しまう。こうして残された多結晶シリコン膜６７は隣接
するゲート電極６６間を短絡する原因となる。そしてこ
のような短ＮＩ故を防止するためには、第６図＜ａ）に
斜線で示した領域６８に開孔をもつレジストを形成し、
等方性エツチングにより不要な多結晶シリコン膜６７を
除去する、という工程を必要とする。
をもつＭＯ８型ｄＲＡＭの製造に異方性ドライエツチン
グを適用した場合の問題を第６図を用いて説明する。第
６図は、第２層多結晶シリコン膜によるゲート電極を形
成した状態を示しており、（ａ）が平面図、（ｂ）、（
ｃ）はそれぞれ（ａ）のＡ−／Ｍ、８−８”断面図であ
る。即ち、６１は８１基板であり、この上に第１ゲート
駿化膜６３を介して第１層多結晶シリコン膜による全ビ
ット共通のキャパシタ電極６４が形成され、更に第２ゲ
ート酸化１１１６５を介して第２層多結晶シリコン膜に
よるワード線を兼ねたゲート電極６６が形成される。６
２はフィールド酸化膜である。このようなｄＲＡＭを製
造する工程で、第２ゲート酸化膜６５を熱酸化により形
成した時、多結晶シリコン膜上では他の領域より厚く酸
化膜が形成されるため、第６図（ｂ）（Ｃ）に示すよう
にキャパシタ電極６４の側部にオーバーハングができる
。この状態で第２層多結晶シリコン膜を堆積し、これを
ＲＩＥ法によりエツチングすると、オーバーハングの部
分に多結晶シリコン膜６７がエツチングされずに残って
しまう。こうして残された多結晶シリコン膜６７は隣接
するゲート電極６６間を短絡する原因となる。そしてこ
のような短ＮＩ故を防止するためには、第６図＜ａ）に
斜線で示した領域６８に開孔をもつレジストを形成し、
等方性エツチングにより不要な多結晶シリコン膜６７を
除去する、という工程を必要とする。
このことはコストアップにつながる。
本発明は、異方性ドライエツチング法を用いた時の上記
した問題を解決した半導体装置の製造方法を提供するこ
とを目的とする。
した問題を解決した半導体装置の製造方法を提供するこ
とを目的とする。
本発明は、半導体基板上の絶縁股上に形成された多結晶
シリコン膜等の電極材料膜を選択エツチングする際に、
途中までを異方性ドライエツチング法で行ない、残りを
ケミカルドライエツチングあるいはウェットエツチング
等の等方性エツチング法で行なうことを特徴とする。
シリコン膜等の電極材料膜を選択エツチングする際に、
途中までを異方性ドライエツチング法で行ない、残りを
ケミカルドライエツチングあるいはウェットエツチング
等の等方性エツチング法で行なうことを特徴とする。
本発明によれば、電極材料膜のバターニングが完了した
時点では異方性ドライエツチングは行なっていないから
、異方性ドライエ、ツチング時の強いプラズマによる帯
電に伴う絶縁破壊という事故が確実に防止される。また
、電極材料膜のエツチング工程の最後は等方性エツチン
グであるから、オーバーハングが形成された部分でＮ極
材料膜がエツチングされずに残ることがなく、電極の短
絡事故が防止され、半導体装置の信頼性向上９歩留り向
上が図られる。特に多層に多結晶シリコン膜配線を形成
するＭＯ８型ｄＲＡＭなどに適用して有用である。
時点では異方性ドライエツチングは行なっていないから
、異方性ドライエ、ツチング時の強いプラズマによる帯
電に伴う絶縁破壊という事故が確実に防止される。また
、電極材料膜のエツチング工程の最後は等方性エツチン
グであるから、オーバーハングが形成された部分でＮ極
材料膜がエツチングされずに残ることがなく、電極の短
絡事故が防止され、半導体装置の信頼性向上９歩留り向
上が図られる。特に多層に多結晶シリコン膜配線を形成
するＭＯ８型ｄＲＡＭなどに適用して有用である。
以下本発明の詳細な説明する。
第１図（ａ）〜（Ｃ）は一実施例の製造工程断面図であ
る。第１図（ａ）に示すように、ｐ型３ｉ基板１１に２
５０人程０の酸化膜１２を形成し、この上に２５００人
程度０多結晶シリコン膜１３を堆積して、この上に所定
パターンのレジスト１４を形成する。次に第１図（ｂ）
に示すように、基板１１と多結晶シリコンＩｌ！１３を
同電位に保ってＲＩＥを行ない、多結晶シリコン１１１
３を途中までエツチングする。残りの多結晶シリコンｆ
ｉ５１１３の膜厚は全体の１０〜２０％とする。そして
残された多結晶シリコン膜１３を、第１図（Ｃ）に示す
ように、等方性エツチング、例えばケミカルドライエツ
チング（ＯＤＥ）によりエッチング除去する。これによ
り、多結晶シリコン膜１３による電極のパターニングが
完了する。
る。第１図（ａ）に示すように、ｐ型３ｉ基板１１に２
５０人程０の酸化膜１２を形成し、この上に２５００人
程度０多結晶シリコン膜１３を堆積して、この上に所定
パターンのレジスト１４を形成する。次に第１図（ｂ）
に示すように、基板１１と多結晶シリコンＩｌ！１３を
同電位に保ってＲＩＥを行ない、多結晶シリコン１１１
３を途中までエツチングする。残りの多結晶シリコンｆ
ｉ５１１３の膜厚は全体の１０〜２０％とする。そして
残された多結晶シリコン膜１３を、第１図（Ｃ）に示す
ように、等方性エツチング、例えばケミカルドライエツ
チング（ＯＤＥ）によりエッチング除去する。これによ
り、多結晶シリコン膜１３による電極のパターニングが
完了する。
この実施例によれば、ＲＩＥ工程を多結晶シリコン膜１
３が完全にエツチングされる直前で終了することにより
、後のＣ［）Ｅで僅かのサイドエツチングが生じたとし
ても、加工精度に大きな影響を与えることはない。上記
実施例のように、ＲＩＥ工程で多結晶シリコン膜１３の
厚みの８０〜９０％をエツチングするように制御すれば
よい。
３が完全にエツチングされる直前で終了することにより
、後のＣ［）Ｅで僅かのサイドエツチングが生じたとし
ても、加工精度に大きな影響を与えることはない。上記
実施例のように、ＲＩＥ工程で多結晶シリコン膜１３の
厚みの８０〜９０％をエツチングするように制御すれば
よい。
そしてこの実施例によれば、プラズマによる帯電で酸化
ｌ１１１２が絶縁破壊されることは確実に防止される。
ｌ１１１２が絶縁破壊されることは確実に防止される。
次に、本発明をＭＯ８型ｄＲＡＭの製造に適用した実施
例を第２図に第４図を参照して説明する。
例を第２図に第４図を参照して説明する。
第２図〜第４図は第２１１１多結晶シリコン膜によるゲ
ート電極兼ワード線を形成するまでの工程を示したもの
で、各図において、（ａ）は平面図、（ｂ）、（ｃ）は
それぞれ（ａ）のＡ−Ａ＝、Ｂ−Ｂ−断面図である。ま
ず第２図に示すように、比抵抗１０Ω−α程度のｐ型３
ｉ基板２１を用い、周知の方法でフィールド酸化膜２２
を形成する。
ート電極兼ワード線を形成するまでの工程を示したもの
で、各図において、（ａ）は平面図、（ｂ）、（ｃ）は
それぞれ（ａ）のＡ−Ａ＝、Ｂ−Ｂ−断面図である。ま
ず第２図に示すように、比抵抗１０Ω−α程度のｐ型３
ｉ基板２１を用い、周知の方法でフィールド酸化膜２２
を形成する。
この後、第３図に示すように第１ゲート酸化膜２３を介
して第１層多結晶シリコン膜を堆積し、これをＲＩＥに
よりパターニングして全ビット共通のキャパシタ電極２
４を形成する。次いで第４図に示すように熱酸化により
第２ゲート酸化膜２５を形成し、この上に第２層多結晶
シリコン膜を堆積しこれをパターニングしてワード線兼
ゲート電ｔｉ２６を形成する。このゲート電極２６のパ
ターニング工程は、多結晶シリコン膜の厚みの８０〜９
０％までをＲＩＥで行ない、ひき続きＣＤＨにより残り
をエツチングする。
して第１層多結晶シリコン膜を堆積し、これをＲＩＥに
よりパターニングして全ビット共通のキャパシタ電極２
４を形成する。次いで第４図に示すように熱酸化により
第２ゲート酸化膜２５を形成し、この上に第２層多結晶
シリコン膜を堆積しこれをパターニングしてワード線兼
ゲート電ｔｉ２６を形成する。このゲート電極２６のパ
ターニング工程は、多結晶シリコン膜の厚みの８０〜９
０％までをＲＩＥで行ない、ひき続きＣＤＨにより残り
をエツチングする。
この後は図示していないが、周知の工程で全面をＣＶＯ
酸化膜で覆い、各メモリセルのＭＯＳＦＥＴのドレイン
領域にコンタクトホールを開け、ワード線と交差する方
向に走るビット線となるＡ２配線を形成して、ｄＲＡＭ
が完成する。
酸化膜で覆い、各メモリセルのＭＯＳＦＥＴのドレイン
領域にコンタクトホールを開け、ワード線と交差する方
向に走るビット線となるＡ２配線を形成して、ｄＲＡＭ
が完成する。
この実施例によれば、ワード線兼ゲート電極２６のバタ
ーニング工程の最後が等方性エツチングであるから、キ
ャパシタ電極２４のエツジ部に形成されるオーバーハン
グの下に多結晶シリコン膜がエツチングされずに残るこ
とがない。こため従来のように、オーバーハング部のエ
ツチング残りを除去するためのマスク工程を要せず、ゲ
ート電極間の短絡事故を防止することができる。しかも
第２層多結晶シリコン膜のエツチングの大半はＲＩＥで
あるから、加工精度の劣化は殆どない。
ーニング工程の最後が等方性エツチングであるから、キ
ャパシタ電極２４のエツジ部に形成されるオーバーハン
グの下に多結晶シリコン膜がエツチングされずに残るこ
とがない。こため従来のように、オーバーハング部のエ
ツチング残りを除去するためのマスク工程を要せず、ゲ
ート電極間の短絡事故を防止することができる。しかも
第２層多結晶シリコン膜のエツチングの大半はＲＩＥで
あるから、加工精度の劣化は殆どない。
またＲＩＥに伴う帯電による絶縁破壊も防止されるから
、ゲート絶縁膜を従来より薄くすることができる。これ
は例えばキャパシタのゲート絶縁膜を薄クシてその容山
増大を図ることができることを意味する。従ってこの実
施例によれば、加工工程を短縮して高精度の加工をする
ことができ、ｄＲＡＭの歩留り及び信頼性の向上と共に
高性能化を図ることができる。
、ゲート絶縁膜を従来より薄くすることができる。これ
は例えばキャパシタのゲート絶縁膜を薄クシてその容山
増大を図ることができることを意味する。従ってこの実
施例によれば、加工工程を短縮して高精度の加工をする
ことができ、ｄＲＡＭの歩留り及び信頼性の向上と共に
高性能化を図ることができる。
本発明は上記実施例の限られるものではない。
例えば、電極材料膜として多結晶シリコン膜の他高融点
金属のシリサイドなどを用いた場合にも適用することが
できる。またＲ Ａ Ｍに限らず種々の半導体装置にも
同様に適用することが可能である。
金属のシリサイドなどを用いた場合にも適用することが
できる。またＲ Ａ Ｍに限らず種々の半導体装置にも
同様に適用することが可能である。
第１図は本発明の一実施例の半導体装置製造工程を説明
するための図、第２図〜第４図は本発明をｄＲＡＭに適
用した実施例の製造工程を説明するための図、第５図は
従来の半導体装置製造工程を説明するための図、第６図
は従来のｄＲＡＭの製造工程を説明するための図である
。 １１・・・ｐ型３ｉ基板、１２・・・酸化膜、１３・・
・多結晶シリコン膜、１４・・・レジスト、２１・・・
ｐ型３ｉ基板、２２・・・フィールド酸化膜、２３・・
・第１ゲート酸化膜、２４・・・キャパシタ電極（第１
層多結晶シリコン膜）、２５・・・第２ゲート酸化躾、
２６・・・ワード線兼ゲート電極（第２層多結晶シリコ
ン膜）。 出願人代理人 弁理士 鈴江武彦 第１図 ＩＡ 第２図 第３ｆ：ｌＪ 第４ｒｙＪ 第５図 第す図
するための図、第２図〜第４図は本発明をｄＲＡＭに適
用した実施例の製造工程を説明するための図、第５図は
従来の半導体装置製造工程を説明するための図、第６図
は従来のｄＲＡＭの製造工程を説明するための図である
。 １１・・・ｐ型３ｉ基板、１２・・・酸化膜、１３・・
・多結晶シリコン膜、１４・・・レジスト、２１・・・
ｐ型３ｉ基板、２２・・・フィールド酸化膜、２３・・
・第１ゲート酸化膜、２４・・・キャパシタ電極（第１
層多結晶シリコン膜）、２５・・・第２ゲート酸化躾、
２６・・・ワード線兼ゲート電極（第２層多結晶シリコ
ン膜）。 出願人代理人 弁理士 鈴江武彦 第１図 ＩＡ 第２図 第３ｆ：ｌＪ 第４ｒｙＪ 第５図 第す図
Claims (3)
- （１）半導体基板に絶縁膜を介して電極材料膜を被着す
る工程と、被着された電極材料膜を所定パターンのマス
ク材で覆って選択エッチングする工程とを有し、前記選
択エッチング工程は、異方性ドライエッチングと等方性
エッチングをこの順に行なうものであることを特徴とす
る半導体装置の製造方法。 - （２）前記異方性ドライエッチングは反応性イオンエッ
チングであり、等方性エッチングはケミカルドライエッ
チングである特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）前記異方性ドライエッチングにより前記電極材料
膜の厚みの８０〜９０％をエッチングし、残りを等方性
エッチングにより行なう特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204417A JPS6182435A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204417A JPS6182435A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182435A true JPS6182435A (ja) | 1986-04-26 |
Family
ID=16490193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204417A Pending JPS6182435A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023226A (ja) * | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-09-29 JP JP59204417A patent/JPS6182435A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023226A (ja) * | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
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