JPS6182532A - インバ−タ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は半導体装置、更に具体的に云えば、ＶＬＳＩ
半導体メモリ装置等に使われる形式の（、ＨＯＳインバ
ータ回路に関する。

従来の技術及び問題点 半導体メモリ及びマイクロコンピュータ装置は、その消
費電力が少なく、且つ速度−電力積が一層大きい為に、
益々ＣＨＯ３形回路を用いて構成されている。こういう
形式の装置では、高度のヒステリシスを持つ回路を必要
とする多数の場合がある。

電圧が最終値に近い予定のレベルに達した時を検出する
こと、即ち、上昇する電圧がその高い最終、　値に近い
レベルに達した時を検出すること、並びに、同じ電圧が
下降する時、その電圧が低い最終レベルに近い値に達し
た時を検出することが望ましい。消費電力が少ないこと
という目標に合せて、流れる電流を低く抑えることが必
要であり、勿論、回路の密ｉ条件から、設計があまり複
雑でないことが必要である。

問題１、を解決する為の手　　び 従って、この発明の主な目的は、特に消費電力が少なく
且つ複雑性を最小限にして、メモリ又はマイクロコンピ
ュータ装置の様な半導体集積回路に使う為の、高度のヒ
ステリシスを持つ改良されたＣＭＯＳインバータ回路を
提供することである。

この発明の１実施例では、ＣＨ，ＯＳインバータ回路が
高度のヒステリシスを持つレベル・センサとして作用す
る。回路は、正の電源とアースの間に直列に接続された
２つのＰチャンネル・トランジスタ及び２つのＮチャン
ネル・トランジスタを含む。

４つのトランジスタ全部のゲートが入力節に共通に接続
される。出力はＰチャンネル装置及びＮチャンネル装置
の間の中心の接続点から取出される。

２つのＰチャンネル・トランジスタの間の節がトランジ
スタによってアースに結合されるが、このトランジスタ
のゲートが出力節に結合されており、この為、Ｐチャン
ネル・ターンオン点が抑えられる。同様に、２つのＮチ
ャンネル・トランジスタの間の節が別のトランジスタに
よって正の電圧源に結合され、このトランジスタのゲー
トが出力節に結合されることにより、実効的なＮチャン
ネル・ターンオン点がＮチャンネルｒＪＪ値よりずっと
高い。

この発明に特有と考えられる新規な特徴は、特許請求の
範囲に記載しであるがこの発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から、
最もよく理解されよう。

実施例 第１図には、この発明による大ぎなヒステリシスを持つ
ＣＭＯＳインバータ回路が示されている。回路は入力１
０及び出力１１を持っていて、入力対出力特性は第２図
に示す様になる。重要な特徴は、上昇する入力に対して
、節１１の出力電圧ＶｏｕｔがローになるＦＪＪ換え点
１２が、節１０の下降する入力電圧Ｖｉｎに対して、出
力１１がハイになる切換え点１３よりずっと高いことで
ある。

第１図の回路は２つのＰチャンネル・トランジスタ１４
．１５及び２つのＮチャンネル・トランジスタ１６．１
７を持っており、それらのソース・ドレイン通路が電源
ＶＣＣとアースの間に直列に接続されている。４つのト
ランジスタ１４乃至１７の全部のゲートが入力節１０に
共通に接続される。２つのＰチャンネル・トランジスタ
の間の節１８がＰチャンネル・トランジスタ１９によっ
てアースに接続され、このトランジスタ１９のゲートが
出力節１１に接続される。２つのＮチャンネル・トラン
ジスタの間の節２ｏが、Ｎチャンネル・トランジスタ２
１のソース・ドレイン通路を介してＶｃｃに接続される
。トランジスタ２１もゲートが出力節１１に接続されて
いる。出力節がトランジスタ１５．１６の接続点２２に
接続されている。

入力Ｖｉｎがアース・レベルにある時、Ｎチャンネル・
トランジスタ１６．１７がオフであり、Ｐチャンネル・
トランジスタがオンであり、この為出力ｖｏｕｔはハイ
である。出力節１１のこのハイ電圧がＮチャンネル・ト
ランジスタ２１をオンに保ち、こうして節２０をハイに
保つと共に、Ｐチャンネル・トランジスタ１９をオフに
保つ。Ｖｉｎが上昇すると、節２０のこのハイ電圧が、
トランジスタ１７が著しく導電して節２ｏの電圧を下げ
るまで、トランジスタ１６のターンオンを防止する。

この為、大体Ｎチャンネルの閾値レベルＶｔで切換わる
代りに、切換え点が一層高いレベル１２に移る。

入力Ｖｉｎがハイ・レベルにある間、Ｎチャンネル・ト
ランジスタ１６．１７がオンに保たれ、Ｐチャンネル・
トランジスタ１４．１５がオフであり、この為、出力節
１１はアース・レベルに近い。

Ｐチャンネル・トランジスタ１９は出力節１１の電圧に
よってオン状態に保たれる。Ｎチャンル・トランジスタ
２１はこのロー電圧Ｖｏｕｔによってオフに保たれる。

入力電圧Ｖｉｎが下降し始めると、トランジスタ２１に
よる節２０への影響は無視し得る。これはこのラトンジ
スタがオフであるからである。然し、Ｐチャンネル・ト
ランジスター９のゲートに対するロー電圧により、この
トランジスタが導電し、第２図の点１３に示す様に、入
力電圧がゼ′口に一層近くなるまで、節１８がＰチャン
ネル・トランジスター５がターンオンするのを防止する
。

この発明の別の実施例が第３図に示されている。

酊１８がＮチャンネル・トランジスタ２２を介してアー
スに接続され、節２０がＰチャンネル・トランジスタ２
３を介してＶＣＣに接続され、トランジスタ２２．２３
に対するゲート節２４がインバータ２５を介して出力節
１１に接続されることを別とすれば、回路は同じである
。この実施例の動作により、第２図と同じ波形が得られ
る。入力Ｖｉｎがローである時、トランジスタ１４．１
５がつ 導電し、出力ｖｏｕ　ｔをハイに保ち、この間トランジ
スタ１６．１７はオフである。これによってＰチャンネ
ル・トランジスタ２３はインバータ２５によりそのゲー
トがローである為、オンに保たれ、Ｎチャンネル・トラ
ンジスタ２２はオフに保たれＶｉｎがハイになると、ト
ランジスタ２３がカットオフになるまで、節２０がハイ
に保たれ、この為トランジスタ１６は、点１２で示す様
に、後になるまでターンオンすることが出来ない。同様
に、Ｖｉｎが下降する時、トランジスタ２３がオフであ
り、Ｎチャンネルのカットオン点に影響しないが、トラ
ンジスタ２２がＰチャンネル・トランジスタ１５がター
ンオンするのを債になるまで防止づ゛る。

第１図の回路又は第３図の回路のどちらを選ぶかは、使
われる製造プロセス、即ち、夫々の形式のトランジスタ
の閾値電圧に関係する。

この発明を実施例について説明したが、この説明はこの
発明を制約するものと解してはならない。

以上の説明から、当業者には、この実施例の種々の変更
並びにこの発明のその他の実施例が考えられよう。従っ
て、特許請求の範囲は、この発明の範囲内に含まれるこ
の様な全ての変更又は実施例を包括するものであること
を承知されたい。

【図面の簡単な説明】

第１図はこの発明のＣＭＯＳインバータ回路の回路図、
第２図は第１図の入力と出力を時間の関数として示す時
間線図、第３図はこの発明の別の実施例の回路図である
。 主な符号の説明 １ｏ：入力 １１：出力 １４．１５：第１及び第２のトランジスタ１６．１７：
第３及び第４のトランジスタ１８．２０：節

Claims (6)

【特許請求の範囲】
1. （１）各々ソース・ドレイン通路及びゲートを持つ第１
   及び第２のトランジスタと、各々ソース・ドレイン通路
   及びゲートを持つ第３及び第４のトランジスタと、入力
   節及び出力節と、前記第１、第２、第３及び第４のトラ
   ンジスタのゲートを前記入力節に接続する手段と、前記
   第１のトランジスタのソース・ドレイン通路が当該第１
   の節を電圧源の第１の端子に接続すると共に前記第２の
   トランジスタのソース・ドレイン通路が当該第１の節を
   前記出力節に接続する様な第１の節と、前記第３のトラ
   ンジスタのソース・ドレイン通路が当該第２の節を前記
   出力節に接続すると共に前記第４のトランジスタのソー
   ス・ドレイン通路が当該第２の節を前記電圧源の第２の
   端子に接続する様な第２の節と、各々ソース・ドレイン
   通路及びゲートを持つ第５及び第６のトランジスタと、
   該第５及び第６のトランジスタのゲートを前記出力節に
   接続する手段とを有し、前記第５のトランジスタのソー
   ス・ドレイン通路が前記第１の節を前記第２の端子に接
   続し、前記第６のトランジスタのソース・ドレイン通路
   が前記第２の節を前記第１の端子に接続する、実質的な
   ヒステリシスを持つインバータ回路。
2. （２）特許請求の範囲第１項に記載したインバータ回路
   に於て、前記第１及び第２のトランジスタがＰチャンネ
   ルであり、前記第３及び第４のトランジスタがＮチャン
   ネルであるインバータ回路。
3. （３）特許請求の範囲第２項に記載したインバータ回路
   に於て、前記第１の端子が正の電圧であり、前記第２の
   端子がアースであるインバータ回路。
4. （４）特許請求の範囲第２項に記載したインバータ回路
   に於て、前記第５のトランジスタがＰチャンネルであり
   、前記第６のトランジスタがＮチャンネルであるインバ
   ータ回路。
5. （５）特許請求の範囲第３項に記載したインバータ回路
   において、前記第５のトランジスタがＮチャンネルであ
   り、前記第６のトランジスタがＰチャンネルであるイン
   バータ回路。
6. （６）特許請求の範囲第５項に記載したインバータ回路
   に於て、インバータが前記第５及び第６のトランジスタ
   のゲートを前記出力節に接続しているインバータ回路。