JPS6183372U - - Google Patents
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- Publication number
- JPS6183372U JPS6183372U JP16873684U JP16873684U JPS6183372U JP S6183372 U JPS6183372 U JP S6183372U JP 16873684 U JP16873684 U JP 16873684U JP 16873684 U JP16873684 U JP 16873684U JP S6183372 U JPS6183372 U JP S6183372U
- Authority
- JP
- Japan
- Prior art keywords
- reduction ratio
- signal
- image
- clock signal
- outputs
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
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- Editing Of Facsimile Originals (AREA)
Description
第１図は本考案を適用した画像処理装置の一実
施例を示すブロツク図、第２図は実施例の各部出
力信号波形を示す図である。 ２…ビデオクロツク発生器、２０…周波数制御
回路、２００…メモリ、２０１…シフトレジスタ
、２０２…アンドゲート。
施例を示すブロツク図、第２図は実施例の各部出
力信号波形を示す図である。 ２…ビデオクロツク発生器、２０…周波数制御
回路、２００…メモリ、２０１…シフトレジスタ
、２０２…アンドゲート。
Claims (1)
- 所望の画像縮小比率に対応してビデオクロツク
信号の周波数を設定し、このビデオクロツク信号
により画像のビツトパターン列を出力し、所望の
縮小比率の表示画像または印字画像を得る画像縮
小装置において、所望の縮小比率の値を記憶した
メモリと、縮小比率「１」に対応した周波数のマ
スタクロツク信号を発生するクロツク発振器と、
前記メモリに記憶された縮小比率の値のビツト数
に対応した記憶位置を有し、各記憶位置にセツト
された縮小比率のビツト信号を前記マスタクロツ
ク信号によつて順次シフトしてシリアル信号とし
て出力するシフトレジスタと、このシフトレジス
タから出力されるシリアル信号とマスタクロツク
信号との論理積信号を出力するアンドゲートとを
備え、このアンドゲートの出力信号を上記ビデオ
クロツク信号としたことを特徴とする画像縮小装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16873684U JPS6183372U (ja) | 1984-11-07 | 1984-11-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16873684U JPS6183372U (ja) | 1984-11-07 | 1984-11-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6183372U true JPS6183372U (ja) | 1986-06-02 |
Family
ID=30726496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16873684U Pending JPS6183372U (ja) | 1984-11-07 | 1984-11-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6183372U (ja) |
-
1984
- 1984-11-07 JP JP16873684U patent/JPS6183372U/ja active Pending
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