JPS6184747A - プログラム暴走検知回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、マイクロコンピュータ（ＭＰＵ）　等により
制御される電子機器におけるプログラムの暴走を検知す
る暴走検知回路に関し、特にメインプログラムルーチン
と割込み処理ルーチンのいずれのルーチンでのプログラ
ム暴走をも検知できる暴走検知回路に関するものである
。

［従来技術］ 従来、この種の暴走検知はメインプログラムが正常に実
行されているかどうかのみを監視することで行なわれて
いたため、周期的な割込み処理を有するプログラムを実
行している時、割込み処理プログラム内で暴走が発生し
ても、メインプログラムはこれを関知せず、実行を続け
るため割込み処理の暴走が継続され、制御される機器が
いつまでも誤動作を続けることがあった。

［目的コ 本発明は、上記従来例の欠点を除去し、プログラム実行
の暴走を確実に検知し、制御される機器の誤動作を速や
かに防止することを可能とする暴走検知回路を提供する
ことを目的とする。

［実施例］ 第１図〜第８図に基づき本発明の一実施例を説明する。

第１図は本発明の適用が可能な画像処理装置の一実施例
全体を示す構成断面図である。

図において、ドラムｌの表面は光導電体、導電体を用い
たシームレス感光体より成り、回動可能に軸支され、コ
ピー開始キーの押下に応答して作動するメインモータ３
により、矢印の方向に回転を開始する。そしてドラム１
の所定回転および電位制御処理（前処理）が終了すると
、原稿台ガラス３４上に置かれた原稿は、第１走査ミラ
ー３９と一体に構成された照明ランプ４０により照明さ
れ、その反射光は第１ミラー３９、第２ミラー３６、第
３ミラー３７、レンズ３５、第４ミラー３８を経てドラ
ム１上に結像する。

ドラム１は高圧ユニット２によりコロナ帯電される。そ
の後、露光ランプ４０により照射された像がスリット露
光され、公知の方法でドラムｌ上に静電潜像が形成され
る。

次に、感光ドラムｌ上の静電潜像は、現像器７の現像ロ
ーラにより現像され、トナー像として可視化され、その
トナー像が転写帯電器５により転写される。

上段カセット１３もしくは下段カセット１４内の転写紙
は、給紙ローラ１１もしくは１２により本体装置内に送
られ、レジストローラ１５により正確なタイミングをも
って感光ドラム１の方向に送られ、潜像先端と転写紙の
先端とが一致される。その後、転写帯電器５とドラム１
との間を転写紙が通過することにより、ドラムｌ上のト
ナー像が転写される。

転写終了後、転写紙はドラム１から分離帯電器８により
分離され、搬送ベルト１７により定着器３２に導かれ、
加圧および加熱により定着され、その後、排出ローラ１
９−１および１９−２により機外へ排出される。

転写後のドラム１は回転続行してクリーニングローラお
よび弾性ブレードで構成されたクリーニング装置６によ
り、その表面が清掃される。

ペデイスタル２００は、本体１００から切り離すことが
でき、転写紙２０００枚を収納し得るデツキ５４および
両面コピー用中間トレイ５９を有している。また、２０
００枚収納可能なデツキ５４のリフタ５４Ｌは、給紙ロ
ーラ５ｏに常に転写紙が当接するように、転写紙の量に
応じて上昇する。

両面コピ一時やベージ速写の多重コピ一時には、まず本
体１００の排紙フラッパ３３を上げてコピーされた転写
紙をペグイスクル２００側へ導き、ペディスタル２００
の搬送路５７を介して中間トレイ５９に格納する。この
とき両面コピ一時は多重フラッパ５２を下げておき、ペ
ージ連写の多重コピ一時は多重フラッパ５２を上げてお
く。

この中間トレイ５９は、９９枚までの転写紙を格納する
ことができる。格納された転写紙は中間トレイおもり５
３により押さえられる。

次に行う裏面コピ一時、または多重コピ一時には、中間
トレイ５９に格納されている転写紙が下から１枚ずつ給
紙ローラ５１．おもり５３との作用により、経路５８を
介して本体１００のレジストローラ１５へ導かれる。

３００は循環式原稿給送装置（ＲＤＦ）で両面原稿のコ
ピーを自動的に行うことができる。

更に、４００は丁合装置（ソータ）であり１本体より排
出されたコピーを丁合する。

第２図は本発明を実行するための回路のプロン　。

り図で、５０１は中央処理装置（ＭＰＵ）で、例えばＮ
　Ｅ　Ｃ（１）　ｇ　ＣＯＭ　８７　Ａ　Ｄを使用する
。５０２は制御プログラムを格納したＲＯＭメモリで、
ＭＰＵ５１０はこのプログラムに従って装置をコントロ
ールする。５０３は主記憶装置であるところのＲＡＭメ
モリ、５０４はメインモータ等の付加に制御信号を出力
するインタフェース、５０５は画先センナ等の入力信号
を入力するインタフェース、５０６はキー５０７及びデ
ィスプレイ５０８を入出力制御するインタフェースであ
る。なお、ディスプレイ５０８は不図示の表示器でＬＥ
Ｄ　、ＬＣＤ等を使用しており、キーマトリックスによ
ってどのキーが押されたかがわかる。５０９は後述する
暴走検知回路である。

第３図は本発明の一実施例の暴走検知回路５０９の詳細
を示し、ＭＰＵ５０１のＩ１０インタフェース５０４に
は暴走検知用ポート１．２及び３が設けられている。５
１１，５１２．及び５１３はウォッチドッグ回路であり
、ウォッチドッグ回゛路５１１はメインルーチンに関す
る暴走をポート１に現われるパルス信号から検知する。

この検知動作は後に詳述する。同様な動作を実行するウ
ォッチドッグ回路５は割込みプログラム１のために設け
られ、ウォッチドッグ回路５１３は割込みプログラム２
のために設けられている。なお、５１６．５１７．５１
８は各ウォッチドッグ回路の入力である。

各々のウォッチドッグ回路５１１，５１２，５１３の出
力５１９，５２０，５２１はＯＲゲート５１４で論理和
が取られ、その出力５２２の立上りの変化に同期して動
作するワンショット回路５１５に与えられる。従って、
出力５２２が“１′。

に変化したとき、ワンショット回路５１５は出力２３に
ＣＰＵ５１０をリセットするために充分な時間幅のリセ
ット信号を形成する。

暴走検知回路５０９の主要部をなすウォッチドッグ回路
５１１〜５１３の詳細回路を第４図に示す。

図中５２４はコンパレータ、５３０はコンパレータ５２
４の正入力電圧、５３１はコンパレータの基準電圧であ
る。

第３図に示すようにＩ１０インタフェース５０４のポー
ト１，２．３にはそれぞれウォッチドッグ回路５１１，
５１２，５１３が接続されており、ポートから規則的な
りロックが出されていれば第２図のウォッチドッグ回路
ではインバータ５２５、抵抗及びコンデンサ５２６で形
成される積分回路、ＡＮＤゲート５２７及びトランジス
タ５２８でクロックの立上りを検出し、コンデンサ５２
９を充電の時定数よりも十分早く放電するので、正入力
電圧５３０は基準電圧５３１より高くならない、従って
出力５１９，５２０，５２１は“”ＬＯＷ”レベルのま
まである。また、出力５１９．５２０．５２１の論理和
をとった出力５２２も“ＬＯＷ”レベルのままである。

第５図にワンショット回路５１５の詳細回路図を示す。

図示の如＜ＮＡＮＤゲート５３１の入力にはコンデンサ
５３２及び抵抗が接続されており、この抵抗コンデンサ
で形成される積分回路の時定数時間のパルスが出力され
る。

以下、実施例の動作を第６図〜第８図のフローチャート
も参照して説明する。

第６図はメインプログラムの概略フローチャートであり
、ステップＳｔと８３はメインプログラム中の正常の処
理である。ＭＰＵ５０１がメインプログラムを実行する
ときは、ステップＳ１でポート１に°“１　　を出力す
る。ステップＳ２で通常処理を実行し５次にステップＳ
３でポート１に“０”を出力する。従って、プログラム
が正常に実行されているときは、ポートには一定間隔で
絶えずパルス列が形成される。なお、メインルーチンを
示す第６図において、ポートへの出力は前の出力値が°
１”であればＯ″を出力するというように、逆のデータ
を出力する。なお、ステップＳ４は判別工程であり、Ｎ
ＯのときはステップＳ１に戻り、再びステップＳ１から
Ｓ３を実行する。

第７図は割込み１（タイマーインタラブド）、第８図は
割込み２　（Ｉ１０インタラブド）における割込み処理
の概略で、割込み発生はソフトタイマか、又はハードウ
ェアからの割込み信号により行なわれ、規則的に発生す
るものとする０割込みスタートすると、メインプログラ
ムと同様それぞれポート２．３をステップ３１．ステッ
プＳ３において、“ｉ　１　＋＋、“°Ｏ”を出力する
。勿論ステップＳ２ではそれぞれタイマー処理、Ｉ１０
処理を実行する。

ここで、例えば割込み処理２のプログラム中で暴走が発
生したとすると、第８図ステップＳ１でポート３は“ｌ
　”のままとなる。

この時のタイミングチャートを第９図に示す。

ポートｌ、ポート２より第９図５１６，５１７で示され
る通りに、正常にパルス列が出力されており、ポート３
の出力５１８は例えばｔ１時間より“’ＬＯＷ”レベル
のままとなり、第４図に示す正入力電圧５３０の電圧は
上昇し、ウォッチドッグ回路５１３のコンパレータ正入
力電圧５３０は、第９図に示すように時間ｔ２で基準電
圧５３１を越え、コンパレータ５２４の出力５２１は”
　Ｌ　ＯＷ　”レベルから“ＨＩＧＨ”レベルへと反転
する。するとＯＲゲート５１４の出力５２２は４°ＬＯ
Ｗ”レベルから”　ＨＩ　Ｇ　Ｈ”レベルへ反転し、ワ
ンショット回路５１５でこの立上りを検出し、ｔｌから
ｔ３までリセットパルスを出力する。

メインプログラム、又は割込み処理１が暴走した時も同
様であって、ポート１、ポート２、ポート３の出力５１
６，５１７，５１８のいずれか１つのクロックが停止す
れば（ｔｌ−ｔｌ）時間後にリセットパルスが（ｔ３−
ｔｌ）時間だけ出力される。また、（ｔ３−ｔｌ）時間
はＭＰＵ５０１をリセットするのに十分な長さだけとる
必要がある。

前記実施例では、メインプログラム用に１回路、割込み
処理用に２回路のウォッチドッグ回路を用いたが、もち
ろん必要に応じていくつでもウォッチドッグ回路は増や
す車ができる。

また、ＭＰＵを複数個連結して使用する装置においても
、それぞれのＭＰＵに必要な個数のウォソチドッグ回路
を備えて、全ウォッチドッグ回路の少なくとも１つの回
路がプログラムの暴走を検知した時に全てのＭＰＵをリ
セットする構成にすることもできる。

［効果］ 以上説明したように本発明によれば、メインプログラム
の暴走を検知する暴走検知回路の他に、割込み処理ルー
チン毎にプログラムの暴走を検知する回路を備えること
により、ＣＰＵのプログラムがどの状態で暴走しても速
やかに検知でき、ＣＰＵをすばやくリセットすることが
可能になった。このために制御される機器の誤動作を最
少限に防ぐことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の適用可能な画像処理装置の一実施例全
体を示す構成断面図、 第２図は第１図に示す画像処理装置を動作させるための
回路ブロック図、 第３図は本発明の一実施例のＣＰＵと暴走検知回路の接
続を示す概略回路図、 第４図は、ウォッチドッグ回路の詳細回路図、第５図は
、ワンショット回路の詳細回路図、第６図は、メインプ
ログラムの概略フローチャート、 第７図及び第８図は割込みルーチンの概略フローチャー
ト、 第９図は、本実施例のプログラム暴走検知時の動作を示
すタイミングチャートである。 図中、５０１・・・ＭＰＵ、５０４・・・Ｉ１０インタ
フェース、５０９・・・暴走検知回路、５１１，５１２
．５１３・・・ウォッチドッグ回路、５１４・・・ＯＲ
ゲート、５１５・・・ワンショット回路、５２４・・・
コンパレータである。 特許出願人　　　キャノン株式会社 第６図

Claims (2)

【特許請求の範囲】
1. （１）メインプログラムの正常実行を検知する回路と、
   割り込み処理プログラムの正常実行を検知する回路を備
   え、該回路の少なくとも１つが異常を検知したとき、情
   報処理装置のリセット信号を発生させプログラムの暴走
   を停止させることを特徴とするプログラム暴走検知回路
   。
2. （２）メインプログラム及び割込みプログラムにより一
   定間隔でパルスを発生させ、該パルスの出力が停止した
   ことを検知して異常と判断することを特徴とする特許請
   求の範囲第１項記載のプログラム暴走検知回路。