JPS61855A

JPS61855A - プロセサ・インタフエ−ス回路

Info

Publication number: JPS61855A
Application number: JP4449085A
Authority: JP
Inventors: シヤヒド・ユウ・エツチ・クレシ; ジヨージ・ピー・シヤンバーリン
Original assignee: Codex Corp
Current assignee: Motorola Solutions Inc
Priority date: 1984-03-06
Filing date: 1985-03-06
Publication date: 1986-01-06
Also published as: EP0154551A2; EP0154551A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

産業上の利用分野この発明は、プログラム可能な一般目的（ホスト）プロ
セサとモデムの機能を奏するよう共働するプログラム可
能な信号プロセサとの２個のプロセサの間でのデータ転
送の制御に関する。従来の技術とその問題点このようなモデムでは、フィルタリング、変調、復調と
いったような信号処理は、タスク全迅速かつ効率的に行
うよう設計された信号プロセサに割り当てられる。ホス
トプロセサは全体的な制御を保持し、信号プロセサを監
督すると共に、オペレータとの、及びモデムが接続され
て込るチャンネルで運ばれる情報を供給、利用する機器
との相互作用を取り扱う。こうしたタスクを行う際、デ
ータは各プロセサのデータバスの間でしばしば相互に転
送されなければならない。データ転１ｉｎｔ制間する一つの方法は、データバス間
に一対のレジスタをデータ転送のそれぞれの方向毎に１
個のレジスタがあるように接続することである。データ
転送を完了するためには、データを供給するプロセサは
データを適当なレジスタにロードし、他のプロセサに対
しく％別な割込み信号を用いて）割込みをかける。そこ
で他のプロセサは現在実行している命令から、取り出し
・復号・実行ケ行わなければならない命令のうちの一つ
のルーチンへ飛越しを行う。これは１割込みのかけられ
たプロセサが適当なレジスタからデータを収集し、他の
情報が転送されるようデータの受信を承認するためであ
る。最後に、割込みされたプロセサは割込みの時点で保
留されていた命令へ戻る飛越しを行う。このように、−
回のデータ転送を完了するためにはプロセサは複数個の
命令を実行する必要がある。各レジスタをフ了−ストインｅファーストアウト（Ｆ’
ＩＦＯ）パン７丁メモリで置き換えることによって、複
数個のデータを各方向に並べることができるので、各デ
ータ転送毎に割込み（その他ノハントシェーク）を行う
必要がなくなる。ＦＩＦＯバッファの代りに二重端子の読出し・書込みメ
モリを使用するならば、核メモリのセグメントを円形Ｆ
ＩＦＯバッフ了として利用するよう割り当てることによ
って二つの方向のそれぞれにおいて多重列を確立するこ
とができ、こうしてフレキシビリティを増すことができ
る。入・出力ポインタとＦ　Ｉ　Ｆ　Ｏデプスカウンタ
はメモリの制−のため各プロセサによって保持されなけ
ればならず、プロセサ時間においてかなりのコストケ要
する。他のシステムでは、２個またはそれ以上のプロセサがプ
ログラムメモリ及びデータメモリを共用する。ある場合
には、プロセサの一つは汎用マイクロプロセサと並列に
使用される専用コプロセサである。このコプロセサは浮
動小数点算術計算のようなある種の命令のみを実行する
ので、汎用マイクロプロセサの負担を軽減しその性能全
向上させるうこのようなシステムでの２個のプロセサの
同時並列操作は、専用プロセサへの、また専用プロセサ
から生じる命令全配列すること請求める。本発明の概要一般的には、本発明の特徴の−っは、第１のプロセサか
ら第２のプロセサへ送出されるデータ転送指令に従って
、第１のプロセサが第２のプロセサに対して両プロセサ
間でのデータ転送を行わせること全可能とするための装
置にある。各プロセサには、データ転送が行われていな
い場合に各プロセサを独立かつ同時に動作させることを
可能とするためのプログラム命令メモリが設けられてい
る。該装置を構成するのけ２データの転送を可能とする
ためプロセサ間に接続されたデータ転送回路：第２のプ
ロセサと関連し、データ転送が生じていないときに第２
のプロセサのプログラム命令メモリに記憶された命令全
通常は復号し実行するためのプログラム命令復号器：デ
ータ転送指令を第１のプロセサからプログラム命令復号
器へ運び、データ転送を実施するようデータ転送可ｆＮ
５に、信号全路えるための復号・実行を行うルーティン
グ回路である。好ましい実施例では、第１のプロセサはそのプログラム
命令メモリの命令ロケーションを表わすアドレスバスぶ
ためのアドレスバスをも有していて、ルーティン、グ回
路はアドレスバスの少くとも一部分から成る二第１のプ
ロセサから第２のプロセサへ転送されるデータは、第２
のプロセサのプログラム命令メモリに記憶された対応す
る命令の組を実行することによって第２のプロセッサが
行うべきタスクを特定する。信号点タリに従って変調さ
れた搬送波を情報伝達チャンネルから受け取り、また該
チャンネルへ分配するための回路が設けられている。転
送されるデータは、送出された信号点及び前記チャンネ
ルで受信された信号に関する情報から構成されている。第２のプロセサは受信信号に関して信号処理タスクヶ実
施するよう調整されている。該装置は、操作が行われる
べき複数（ＩＷ）個の関連データ全連続したアドレスに
蓄積するための第２のプロセサ内のメモリ、操作が行わ
れるべき明達情報の次のもののアドレスに対応した値を
保持するための第２のプロセサ内の間接アドレスレジス
タ；該値全増やす操作を操作実施後に一度ずつ（Ｍ−１
）回行い、その後に該値をもとのレベルへ戻すための更
新回路を有する。本発明は、他の時間には同時かつ並列に動作することが
できる２個のプロセサ間でのデータ転送を側脚するため
の簡易かつ効率的で柔軟性に富み実施容易な技術を提供
する。第１のプロセサは第２のプロセサの診断・同期・
デバギング・監視を簡単かつ迅速に実施することができ
る。第１のプロセサはデータ形状のタスク指令を第２の
プロセサへ送ることによって第２のプロセサのタスクシ
ーケンスを制菌することができる。モジュロＭ更新回路
により、信号処理機能を効率良〈実施することが可能と
なる。本発明の他の特徴や利点は以下の実施例に関する説明及
び特許請求の範囲から明らかとなろう。構　　　成第１図において、モデム１０はデータ源１４（送信され
るべきデジタルデータ分有する装置）及びデータシンク
１６（受信したデジタルデータを利用するための装置）
に接続されたホストプロセサ１２を有する。チャンネル
１８（モデム１゜から、またモデム１０へ送信される変
調されたアナログ搬送波信号ヶ伝えるためのもの）はア
ナログインタフェース２０ｉ介して信号プロセサ部（Ｓ
ＰＥ）２２へ接続される。５ＰＥ２２は接続２２ケ介し
てホストプロセサ１２に接続される。第２図において、ホストプロセサ１２では、汎　　−用
マイクロプロセサ・ユニット３２（モトローラＱＭＣ６
８０００）はＭＰＵデータバス３９．ＭＰＵ７　トレス
ハス４　Ｄ、　ＭＰ　Ｕ制ｍｌｊ信号回線４２を介して
プログラム命令メモリとして動作する読出し専用メモリ
（Ｒ（ＩＭ　）　３４．ランダムアクセスメモリ（、Ｒ
ＡＭ）３６．フロントパネル３７．端末インタフェース
６８と相互接続される。発振器４８によって駆動される
クロフク・割込み発生器４６はＭＰＵ３２、回線４２．
その他の装置に接続されている。ＭＰＵアドレス復号器
４９はＭＰＵアドレスバス４０及び側倒信号回線４２に
接続されると共に回線２４０に介して信号プロセサ２２
に接続される。プロセサ１２．２２間の接続２４にＶｉ
、ＭＰＵデータバス６９からの１６ビツト回線２４ｂ（
転送されるべきブータラ運ぶためのもの）、ＭＰＵアド
レスバス４０の６本の下位ビット線からの６ピント回線
２４ｃ（データ転送指令を運ぶためのもの）及び他の制
御信号回線２４ｄ（後述する）が含まれる。信号プロセサ２２において、回線２４ａ、２４ｃ。２４ｄは信号処理制御器（ＳＰＣ）５２に接続される。５ＰＣ５２は８ＫＸ１６　プログラム（命令）メモリ５
４（実際ＫＵ実施例で１ｌ−ｔ２に×１６　しか使われ
ていない）内のプログラム命令を暇り出し実行すること
によってプロセサ２２の動作を制御する。制御器５２Ｆ
ｉプログラムシーケンサ及び命令復号器として動作する
大規模Ｈ−Ｍ　ＯＳ集積回路である。制御器５２とメモリ５４とは１６ビツトのプログラムア
ドレスバス５６（池のプロセサがプログラムメモリ５４
にアクセスできるよう王状態型のものでよい）及び１６
ビツトの命令バス５８によって相互接続される。制御器
５２は複数本の制御信号回線６０．１３ピットのＳＰＥ
アドレスバス６２．１６ビツトのＳＰＥデータバス６４
ケ介して２個のマルチプライア・アキュムレータ・ＲＡ
Ｍ（ＭＡＲ）回路６６．６８（それぞれＭＡＲ−Ｒ。ＭＡＲ−Ｉと呼称する）、８ＫＸ１６外部メモリ（ＭＥ
　）７０　（２ＫＸ１６ＲＡＭと４ＫＸ１６ＲＯＭを含
むように組織「ヒされている）、外部１１０機器７２（
アナログ−デジタル変換器、デジタル−アナログ変換器
、自動利得側副回路を含む）へ接続され、さらにアメロ
グインタフェース２０（ラインインタフェース、送受信
フィルタを含む）に接続される。ＭＡＲ−Ｒ６６は２５
６個の１６ピツトワードを入れる内部メモリ（ＭＲ）７
６゜４０ピントのアキュムレータ、特殊レジスタ、専用
ロジックを有する。同様にＭＡＲ−Ｉ６８は２５６×１
６ビントワードの内部メモリ（ＭＩ　）７８及び同じ組
合せの構成要素ケ有する。制（財）器５２は５ＰＥｆ￥
１ｌＪＩＩ１１］信号回線６０及びアドレスバス６２を
介してＳＰＥアドレス復号器６６へ接続される。アドレス復号器６６は送受信部８０（１６ビツトの三伏
轢双方向バスバンフ丁または外部装置としてアドレス可
能なインタフェース〕へ接続され、送受信部８０は回１
２４ｂによってＭＰＵデータバス３９へ、またＳＰＥデ
ータバス６４へ接続される。送受信部８０は例えば７４
ＬＳ６２５型のような２個の８ピントバス送受信装置を
含むデータ転送回路ケ備えている。各送受信装置は２本
の１６ビツトデータバスのそれぞれの１１１固のピント
を接続している。該送受信装置は２個のエネーブル入力
６５．６７に依存してバス６９からバス６４へのデータ
伝送を許可する。副入力が不活性のとき２両バスは互い
に有効に絶録される。送受信部８０はＳＰＥアドレス復
号器６６を介して制御器５２によってエネーブルされ２
個のプロセサ１２．２２間のデータ転送をいずれの方向
においても実施する。第６図において、ＭＰＵ３２と制＠器５２との間の接続
は、ＭＰＵ３２が制御器５２に送受信部８０を介してプ
ロセサ１２と制御器５２との間のデータ転送を行わせる
ことができるようになされている。接続２４ａ、２４ｃ
　、２４ｄはプロセサ１２からのデータ転送指令と側倒
信号とを運ぶ。送受信部８Ｄから転送されたデータは受信信号情報すな
わちチャンネル１８に送出されるべき信号点、プロセサ
の動作状態に関する情報、または信号プロセサ２２に対
して成するべきタスクを伝える信号処理命令のいずれか
であるはずである。回＠２４ａは制御器５２に対してチンプエネープル（Ｃ
ＥＮ）信号を伝え、これによってＭＰＵ６２け（プロセ
サ１２のメモリ空間にプロセサ２２に対して割り当てら
れた６４１固のロケーションのブロックをアドレスする
ことによって）データ転送指令がアドレスバス４０にあ
ることケ側倒器５２に警告する。回線２４ｃはＭＰＵア
ドレスバス４０（データ転送指令を表わす信号を槙ぶこ
とができる）の６個の下位ビットケ制＠器５２内の命令
復号論理５８へ接続するためのルーティング回路として
動作する。４本の線２４ｄが設けられている。読出し／
書込み回線はデータが（データ転送動作が命じられたと
き）送受信部８０を介してどちらの方向に転送されるべ
きかを表わす信号を制＠４５２に対して伝える。ＤＴＡ
ＣＫ（データ転送承認）回線は制菌器５２７１・らＭＰ
Ｕ３２に対して伝送委求がなさｒ′したこと奮承認する
信号を運ぶ（こうして、ＭＰＵ３２は非同期動作のＭＰ
Ｕデータバスへの側聞信号のタイミングを調整すること
が可能となり、その結果、データは制御□□器５２の動
作と同期して通過することができることになる）。［）
　ＯＮ　８回線は制匝器５２からクロック・割込み発生
４４６に対して、ＭＰＵ３２に割込みをかけさせるため
の信号を運ぶ、、ＩＡＣＫ（割込み承認）回線はＭＰＵ
３２から側斜４５２に対して、ＤＯＮＥ回線上の信号の
受信を承認する信号ケ運ぶ。制倒器５２は内部レジスタファイル７４（それぞれが１
６ビツト長の６２個の汎用レジスタを含む）、ＡＬＵ　
１２０．％殊目的レジスタ１２２．８デイープ・プログ
ラムカウンタスタック１０２゜割込み論理１２４、プロ
グラム命令復号論理９０を有する。レジスタファイル７４はメモリ（ＭＩ　、　ＪｖＩＥ。ＭＲ）に対して間接アドレスを供給するために使用され
る。レジスタフ了イル７４Ｉ″ｊ：４１固のぺ一：、’（Ｄ
ｏ。０１．１０．１１として識別される）に分割され、それ
ぞれのページは８１固のレジスタヲ言んでいる。各レジスタにおいて１３ｊｌＩ！ｉｌの下位ビンＩｎデ
ータ、例えば間接アドレスを表わす。６個の上位ビット
Ｖｉ１３個の下位ビットによって表わされる１直が間接
アドレスとして使用される度にその値が更新されるべき
かどう刀・全下記のテーブルに従って明示する：１　１　１　　１だけ増分または減分１　１　０　　　値Ｎ１だけ増分または減分１　０　１
　　　値Ｎ２だけ増分または減分１　０　０　　　逆キ
ヤＩＪ−’に伴う増分または減分ＯＭＭ　　　　モジュ
ロレジスタｍに従って増分または減分制間器５２に対す
る命令組の中のいくつかの命令は、ファイル７４のいず
れかのレジスタに関係する。他の命令はファイル７４の
いわゆる現行ページの８個のレジスタの一つと関係する
。ある命令が間接アドレスのために一つのレジスタ？指
示すると、１６個の下位ビン）Ｕアドレスバス６２上に
アンロードされ、ＡＬｕ１２０ｆｆ：通過して、６個の
モードビットに従って更新された後にレジスタに再び書
き込まれる。制倒器５２に対する命令は、プログラムメモリ５４また
はプロセサ１２から与えることができる。当初レジスタ全指示したプログラムメモリ５４からの命
令は、レジスタデータ値を増分、減分するのかどうか、
または変更しないのか？表わす２ピントを有する。特殊目的レジスタ１２２Ｕ、ファイル７４のどのページ
が現行ページであるかを決定する２個の２ビツトページ
レジスタを含む。一方のページレジスタは、フ゛ログラ
ムメモリ５４刀１らのＳＰＣ命令によって呼び出された
間接アドレスを見出すために現行ページヶ決定する値（
ＰＡＧＥ　　と呼ばれる）全保持する。ホストページレ
ジスタと呼ばれるもう一つのページレジスタは１ＶＩＰ
Ｕ３２によってアクセス可能であり、ＭＰＵ３２力・ら
供給される命令に対してアドレスされるべきファイル７
４のページを決定する値（ＰＡＧＥＨ）　ｆｒ：保持す
る。適当なモードピントが出現するときファイル７４のレジ
スタの一つの値を増分または減分する際に用いるため、
特殊目的レジスタ１２２は値Ｎ１及びＮ２を保持する２
個の１６ビツトオフセツトレジスタを有する。史らに、特殊目的レジスタ１２２ばそれぞれ８１９１以
下のｉｉｒ、　ｋ保持することができる４個の係数レジ
スタ（ＭＯ、Ｍｌ　、Ｍ２　、Ｍ３　）ケ有する。アク
セスされたレジスタのモードビットが係数値だけの増分
または減分を表わすとき、第２の２個のモードビットに
よって指名された係数レジスタに当該値が存在する。こ
うしたモードピットの効果は。レジスタデータに１モジュロＭ（Ｍ−１：％定の係数レ
ジスタに記憶された値〕だけの増分ケ起させることであ
る。これによって、メモリＭＲ，ＭＩ。ＭＥに円形バッファが作り出される。パン７丁の長さは
、対応する係数レジスタに記憶された値によって指定さ
れる。最後に、逆キャリー（ＲＣ）レジスタは特殊目的レジス
タ１２２の中に含まれる。逆キャリーだけの増分または
減分をモードビットが指定すると、ＲＣレジスタに記憶
された値はレジスタの下位１３ピントと加算または減算
される。この算術演算は逆キャリーで、すなわち左から
右へ実施される。命令復号論理９０は命令バス５８に現われる各命令を復
号し、制＠器５２の各部を制御するのに必要なマイクロ
信号を作る。命令バス５８上に命令を生じる信号源Ｆｉ
３個ある。すなわちプログラムメモリ５４、読出し／書
込み及びＩＡＣＫ回線２４ｄ？伴うアドレス回線２４ｃ
、データバス６４である。アドレス回＄２４ｃ及び読出
し／書込み・ＬＡＣＫ回線２４ｄ上で受信される命令は
次の命令ピントとして表わされる：プロセラ１２力らのは号源または〔任意の値〕　　　命
令ピントＨＡ１　　　　　　　　　　　　　　　　０Ｈ
Ａ２　　　　　　　　　　　　　　　　１ＨＡ３　　　
　　　　　　　　　　　　　２Ｉ　ＡＣＫ　　　　　　
　　　　　　　　　３ｆ（Ａ４　　　　　　　　　　　
　　　　　４

〔０〕５ＨＡ５　　　　　　　　　　　　　　　　６ＨＡ６　　
　　　　　　　　　　　　　　７

〔０〕８〔Ｏ〕９読出し／書込み　　　　　　　　　　１０［１］　　　
　　　　　　　　　　　、１１［（）：］　　　　　　
　　　　　　　　１２

〔０〕　　　　　　　　　　　　
　１３［：Ｑ］　　　　　　　　　　　　　　１４［Ｑ
：］　　　　　　　　　　　　　　１５ページレジスタ
によって指定されるページの８個の間接アドレスレジス
タはＭＩ、ＭＲ，ＭＥメモリに対する直接転送を行うた
めＭＰＵ３２によって（回線２４ｃ上に１ばれる６個の
アドレスピントの６簡の下位ピッＩｆ用いて）アクセス
される。外部メモ１Ｊ７０ｉ−１３個の円形列ケ含むよう組織立
てられている。送信タスク列はチャンネル１８に次に送
出されるべき信号点の座標を保持する。受信出力列９４はチャンネル１８で最も最近に受信され
た復調され等比されその池の処理を施された信号を保持
する。また出力列９４は信号受信プロセスがどのように
進行しているかを示す状態フラグすなわち搬送波検升／
ロスヲ保持する。受信タスク列９６は制御器５２によっ
て実施されるべき信号処理命令の表’ｔ（ＭＰＵ３２に
よってロードされた特有のタスク番号の形で）保持する
。タスク列９６内の各タスクはプログラムメモリ５４に
記憶された命令の組に対応する。列９２，９４．９６に定義し維持するのに必要な入・出
力ポインタ及びデプスカウンタは、先きに述べたレジス
タファイル及び係数レジスタヲ含む利用可能な手段を用
いて制圓器５２によって与えられ、かくて、極めて融通
性のあるインタフェースを最小の外部回路ケ用いて確立
することができることになる。また制［器５２はその動作の開始・停止を制量するホー
ルトーフリップフロンプを有する。ＩＬ−」ｔデータ源１４からチャンネル１８へデータを送信するた
め、ホストプロセサ１２は端末インタフェース６８を介
してデータ列を受け敗り、データピッＩｆ累算してシン
ボルにして該シンボルを信号点にマツプ化すると共に、
該信号点を信号プロセサ２２の外部メモリ７０内の送信
タスク列９２ヘロードする。信号プロセサ２２は信号点
を被変調搬送波のサンプルへ変換し、外部Ｉ１０機器７
２を介してチャンネル１８へ供給する。信号がチャンネル１８で受信されると、ＭＰＵ２２は（
受信タスク列９乙にロードされた信号処理命令により）
信号プロセサ２２に沖波、等ｒヒ、復調。決定の各横面を行うよう指示する。終了すると、信号プ
ロセサ２２は各受信信号点を受信出力列９４に蓄積し、
この受信出力列９４において各信号点はＭＰＵ３２によ
って取り出される。受信された信号点は、信号点の利用
可能な配回における特定の信号点？指示する決定インデ
ックスの形で蓄積される。そこでＭＰＵ３２は受信信号
点全復号、デスクランブルし、結果として得られたシン
ボルをデータシンク１６へ与ｔ、６゜ホストプロセサ６２がある種のタスク（例えば、オペレ
ータ一端末間の相互作用の５理）全実施している間、信
号プロセサ２２はホストプロセサ１２から割り当てられ
た異なるタスク（例えば沖波〕を独立に実施することが
できる。両プロセサ２２．３２が独立に動作しているとき、ＭＰ
Ｕ１２は、ＲＯＭ３４から命令全ＭＰＵデータバス６９
へ読出し、該命令を復号し、内部レジスタに記憶された
データを処理することにより、またはアドレスバス４０
とデータバス３９′ｆｒ：用いてＲＡＭ３／）捷たはＲ
ＯＭ３４内のデータにアクセスすることによって、該命
令を実行する。同様に、ホストプロセサ１０と相互作用をしていないと
き、実施するよう割り当てられたタスクに従って、信号
処理タスク５２はその関連するプログラムメモリ５４か
ら取り出した命令を実行する。信号処理タスクを実行す
る際、ＭＡＲ−Ｒ６６及びＭＡＲ−Ｉ６８に対し、算術
論理機能すなわち制御器５２から送出された側副信号に
基づく操作全実施するよう指令することができる。各Ｍ
ＡＲの独立のデータ経路及びメモリは、制御器５２によ
って発生されるアドレスに基づいて２つまでの内部デー
タ転送及びＭＡＲ操作が同時に実行されるの全可能とす
る。すなわち、複素数を含む信号処理を相当スピードア
ンプする配置である。信号処理機能を実施する際、メモＩＪ　ＭＲ、ＭＩ　。ＭＥ’に円形バッファの如くふるまうよう、例えば等１
ヒ用遅延線の如くふるまうよう形成することは特に有用
である。これを達成するには、レジスタファイル７４の
６２１固のレジスタのうちの１１固から制御器５２によ
って供給されるアドレスを用いてＭＲ，Ｍｌ、ＭＩＤ内
のロケーションに１ｂ’ｊ接的にアドレスすればよい。ＭＡＲ回路６６．６８が現在アドレスされているデータ
片を操作し１いてビズイ状態である間、制御器５２は次
の操作で使用すべきアドレスを（例えば増分捷たけ減分
によって）更新し、レジスタファイル５４にそれを蓄積
する。通常のポストインクリメント、ポストデクリメント型ア
ドレス算術演算は別にして、制御器５２はアドレスを円
形に（モジュロ■）増分または減分する能力を与える。これにより、モデムｐ波・等ｒヒ操作のための遅延線や
ファーストイン・ファーストアウト列に匹敵する円形メ
モＩＪ　全容易に構成することが河能となる。値Ｍ−１
（Ｍ：円形メモリの長さ）は制御器５２の４個の個別の
モジーロレジスタのうちの１個に記憶される。データは外部機器７２とメモｌＪＭＲ７＜Ｓ、ＭＩ７８
、ＭＥ７Ｑとの間で１個の命令を使って直接転送される
。この場合、外部機器のアドレスはＳＰＥ制副バス６０
上のビットの一部を用いて与えられ。メモリロケーションは通常どおりにＳＰＥアドレスバス
６２を介して指定される。両プロセサ１２．１２はしげしば相互間のデータ転送を
行わなければならないが、それには、実施しているプロ
グラム命令から制御器５２を除外する必要がある。つま
り、可能な限り迅速且つ簡単にデータ転送指令が実行さ
れることが望ましいのである。データ転送は、ＭＰＵ３２７）＝ら送出されプロセサ２
２によって（プログラムメモリ５４を参照することなく
）直接に実行されるデータ転送指令によって行われる。ＭＰＵ５２はデータ転送指令を送出しようとするとき回
＠２４ａｖｃＣＥＮ信号を供給する。ＣＥＮ信号を受信
することによって、制御器６２は現在のプログラム命令
の実行が終了する時点で休止させられる。そこで市１１
−器６２は次の命令のアドレスを一時的にプログラムカ
ウンタ１０２に保持する。ＣＥＮ信号には、制（財）器
５２がＭＰＵアドレスバス２０上の６１固のピント（Ｈ
Ａ６−ＨＡｌ　）’！ｒ受け入れるのを可能とする効果
がある。ＨＡ６−Ｉ（ＡＩによって表わされた特有なア
ドレスの組み合わせは命令信号論理９０によって対応す
るデータ転送指令に変換され、直ちに実行される。終了
すると、制御器５２は休止の前に働きかけてきていたプ
ログラムにおける次の命令に戻る。データ転送指令の実行中、制御器５２は側副・アドレス
信号全発生する。該信号をプロセサ１２との間で送受信
する素子（例えばメモリ）へ及び送受信部８０へ送出し
て、ＭＰＵデータバス３９とＳＰＥデータバス６４との
間での転送全可能とし、転送の方向を（読出し／書込み
回線２４ｄで受信された読出し／書込み信号から導び出
して）表示するために、前記信号はアドレス復号器６６
によって使用される。このようにして実行されるデータ転送指令の完全なリス
トは次のとおりである。指令の名称　　データ転送の説明ＨＯＳＰＣ内部制匈制御常モード）Ｈｌ、ＯホストをＭＥ（間接）へ　ｌ１ｌＨ１，ＩＭＥ
（間接）？ホストへ　（１）Ｈｌ、２　ホストをＭＲ（
間接）へｌ１ｌＨ１，３ＭＲ（間接）をホストへ　１１
）Ｈ１１４ホストをＭＩ（間接）へ　　（１）Ｈｌ、５
　　　　　ＭＩ（間接）ヲホストヘｒ１）Ｈ２ホストを
ＳＰＣレジスタへ　（２）Ｈ３ＳＰＣレジスタをホスト
へ　１２）Ｈ４ホストページのレジスタヲ読出してＳＰ
Ｃレジスタを（ゼロでなく）セットせよＨ５，ＯＰＣ（プログラムカウンタ）を読出してＨＡＬ
ＴをクリアせよＨ５，Ｉ　　　　　ＰＣ’に読出してＨＡＬＴｋセット
せよＨ６ＰＣｋロードせよ（ホスト飛越し）Ｈ７ＰＣの
フｂグラムメモリを読出ｔ、ＰＣ’ｋ（ロ）岐トナよＨ
８シングルステップＨ９ホストからのデータを読出して実行せよ（ホスト実
行）Ｈ１，ＯＳ　Ｐ　Ｃレジスタに割込み優先順位を記憶せ
よ、ＩＡＣＫ（注）　：１１１　　レジスタは次のように修正される
：（ａ）　　変ｒヒなし。ｆｂ）　　モートド応じて１だげポストインクリメント
。１２１　１６ビツト全部をホストとの間で転送。ＨＯ指令は、プログラムメモリから命令を取り出し実行
して制御器５２が通常モードで動作し続けるようにする
。指令Ｈ１，０〜Ｈ１，５の群は間接アドレス用の内部レ
ジスタファイル７４のレジスタを用いてプロセサ１２と
ＭＡＲメモリまたはＭＥメモリとの間で直接データ転送
ができるようにする。こうした指令が使用されると、Ｍ
ＰＵアドレスバス４０の３個の下位ビット（ＨＡ３．Ｈ
Ａ２．ｆ（ＡＩ　）は内部レジスタ７丁イル７４の８１
固のレジスタのページにおける８個のレジスタの１個を
指定する（ＭＰＵ３２にのみ使用されるページはホスト
ページレジスタに以前に記憶された値（ＰＡＧＥＨと呼
ばれる）Ｋよって決定される）。ファイル７４のレジス
タがｆ…接子アドレスレジスタして使用される場合、そ
の１６個の下位ビットハレジスタのモードビット（例え
ば上側６ビツト）に従って実質的に増分される。ビット
ＨＡ４Ｕレジスタがポストインクリメントすなわち左不
変更されるかどうかを決定する。６個の命令Ｈ１，０〜
Ｈ１，５のそれぞれはファイル７４０８個の異なるレジ
スタのうちの任意の１個ケ介してメモリをアドレスする
ことができるので、全部で４８個の可能な間接アドレス
データ転送命令が存在する。次（７）２＋１１１７）指令Ｈ２，Ｈ３Ｈ１ＰＡ（、Ｅ
ＨＳＰＥ命令によって変（されるＰＡＧＥｆ（レジスタ
によって供給されるページ数において、レジスタファイ
ル７４のた在のページにおける８個のレジスタのうちの
１個の読み出しまたＶｉ書込みを許可する。レジスタファイル７４のレジスタの読み出しまたは書込
みは、上位６個のモードビットの転送を含んでいる。す
なわち、レジスタの全ての１６個のビットはプロセサ１
２へ、またはプロセサ１２から転送される。７個の指令が残りているが、これら指令はプロセサ１２
によるプロセサ２２の診断、同期、デバッキング、監視
のために使うことができる。ホストページのレジスタを読み出してＳＰＣレジスタを
（ゼロでなく）セットせよという指令（Ｈ４）は最初の
４１固のレジスタのうちの１１固の内容を（プロセサ１
２への供給のために）ＳＰＥデータバス６４上のＰＡＧ
ＥＨによって指定されるページに入れ、該レジスタを全
て１で（１３ビツト〕ロードする。この試験−セット型
の指令はプロセサ１２．２２間のソフトウェアタスクの
同期及び両プロセサ間で分担された資源の調停を可能と
する。ＰＣ（プログレムカウンタ）を読出してｆ（ＡＬＴをク
リアせよ、及びＰＣ’Ｔｈ読出してＨＡＬ’ｌセットせ
よの指令（Ｈ５，０及びＨ５，１）において、制閣器５
２は制御器のプログラムカウンタ１０２内の１直ｅＭＰ
Ｕデータバス６９上の１３１固の下位ビットの形でＭＰ
Ｕ３２へ与える。その上側６ビツトは１として読出され
る。最下位ピント（１（ＡＩ）の値に従ってＩＶＩ　Ｐ
　Ｕ　３２はこれらの指令でＨＡＬＴフリンプフロツプ
１００をセットまたはクリアする。ＨＡＬＴｌｏｏがク
リアされていたならば、Ｅ（ＡＬＴのセットは１ｌ１１
　＠器５２を停止させるが。ＨＡＬＴのクリアは何の作用も行わない。ＨＡＬＴｌｏ
ｏがセットされていたならば、ＨＡ　Ｌ　Ｔのセットは
何の作用も及ぼさないが、ＨＡＬＴのクリアは制御Ｉｌ
ｌ器５２ケ再スタートさせる。プログラムカウンタ１０
２がホスト飛越し命令（後述）を介してＭＰＵ６２から
制御ｆｌｌ１５２へ復帰した後でのみ、制御器５２は（
ＨＡ　Ｌ　Ｔクリアで）再スタートされなければならな
い。ＰＣケロードせよ（ホスト飛碑し）の指令（Ｈ６）［エ
リプログラムカウンタ１０２はプロセサ１２によって供
給されるデータでロードされる。この命令はｆ（ＡＬＴ
がセットされている間のみ使用可能である。ＰＣにおいてプログラムメモリ’ｔ！出し、ＰＣを増分
せよという指令（Ｈｌ）を実行する場合、プログラムカ
ウンタ１０２によって指示されたロケーションにおいて
プログラムメモリ５４はＭＰＵ６２によって読出され、
その後プログラムカウンタ１０２はポストインクリメン
トされる。この指令は制御器５２が体重され割込みが使
用禁止となっている場合にのみ使用可能である。シングルステップの指令（Ｈ８１ｊｆ（ＡＬ’Ｔ’モー
ドにおいてのみ使用ｏＴ能である。この指令はＨＡＬＴ
を除去し、典型的には１個の命令全実行する。完了後に
制御器５２はＨＡＬＴである以前の状態へ戻る。ホストからデータケ読出して実行せよ（ホスト実行）の
指令（Ｈ９）は制御器５２に対１〜．ＳＰＥデータバス
６４上にＭＰＵ３２によって供給されたデータ全戦り出
しそれ全１個の命令として実行するよう命令する。有効ＩＡＣＫ指令（Ｈｌ　Ｏ）Ｖｉホスト割込みシーケ
ンスの間（すなわち制−器５２がプロセサ１２に割込み
をかけているとき）に実行される。３個の下位ピット（ＨＡ３−ＨＡＩ）は制御器５２の優
先順位レジスタと連続的に比較される。優先順位レジス
タは６個の割込み優先順位ビットヶ含んでいてＰＲＴＹ
　ＳＰＥ命令によってセントされる。該比較が真であり
ＩＡＣＫ信号及び］）　□Ｎ　Ｅ信号が確認されると、
有効ＩＡＣＫが生じる。そこで指令により、ファイル７
４のページゼロに記憶された割込みベクトルが１ＶＩＰ
Ｕ３２によって読出され、割込み処理が開始される。ホスト指令の組は、プロセサ１２．２２間の有効かつ柔
軟なソフトウエアインタフェースヲ許容スるよう、外部
Ｆ１ＦＯまたはデユーアルポート記憶装置全必要としな
いで選択されている。動作において、クロック・割込み回路４６は送受信シン
ボル（すなわちボー）クロツク速度でＭＰＵ３２に割込
み（ｉｌ−かける。送信クロックによって割込まれると
、ＭＰＵ６２はデータ源１４からデータ全収集し、その
データを送出されるべき信号点座標へ変える。そこで１
ｖＩＰ　Ｕ　６２は、適切なデータ転送指令を用いてデ
ータ転送を指令することにより該座標を送信タスク列９
２にロードする。受信クロックによって割込まれたとき
、まずＭＰ’Ｕ３２１ｄ受信出力列９４から以前のシン
ボルの受信タスクの結果を収集する。出力ダリ９４から
同じように収集された例えば搬送波検出／損失のような
状態フラグに基づいて、ＭＰＵ３２はその受信部状態を
（新し、受信タスク列９６に独自のタスク数ケ記憶する
ことによって、制御器５２に対して新たな受信タスク全
開り当てる。またＭＰＵ３２は以前のシンボルのデータ
を復号し、デスクランブルしてデータシンク１６に供給
する。受信シンボル割込みはＭＰＵ３２においては送信割込み
よりも高い優先順位ケ有する。その以前のタスクを完了した後、制菌器５２Ｖ′ｉ。受信タスク列９２及び送信タスク列９６をその順序で検
査し、一方または他方のタスクが実行を待機しているか
どうかを決定する。このように受信タスクには高い優先
順位が与えられている。受信タスクの実行中、制御１１
器６２は受信タスク列９６からタスク数をアンロードし
１割当てられたタスクに従って（プログラムメモリ５４
内の命令を用いて）受信信号サンプルに作用し、ＭＰＵ
３２に対して状態フラグ及びデータを発生して、それら
を出力列９４に蓄積する。送信タスク全実行すると、制
御器５２は送信タスク列９２から信号点座標ケアンロー
ドし、チャンネル１３に送信されるべき送信波形のサン
プルを発生する。適切な指令會用いて、ＭＰＵ３２はメンテナンス、診断
、監視のために散発的な間隔で他のデータメモリロケー
ションを読出し／＠込みする。他の実施例も特許請求の範囲内にある。

【図面の簡単な説明】

第１図は、モデムシステムのブロック図、第２図は、第
１図のホストプロセサ及び信号プロセサのブロック図。第６図は、第１図のホストプロセサと信号プロセサの相
互接続を示すブロック図である。１２・・・ホストプロセサ、２２・・・信号プロセサ。５２・・・制−器、５４・・・プログラムメモリ、８０
・・・送受信部、９２・・送信タスク列、９４・・・受
信出力列、９６・・・受信タスク列。％許出ａ人　コーデックスｅコーポレーション（外５名
）図面の浄書（内容に変更なし）手続補正書１．事件の表示昭和２θ年特許願第　≠ｔｈｔ、ｔ’ｊ’ρ　号２発明
の名称フ′ロ也す・インクフェース回）各６、補正をする者事件との関係　　特許出願人住所名何〜　　づ−Ｗ’−ｙ　’）ス・クー、ｒ：　ｖ−ジ
ョン４６代理人

Claims

【特許請求の範囲】

（１）第１のプロセサから第２のプロセサへ送られるデ
ータ転送指令に従って、両プロセサ間のデータ転送を前
記第１のプロセサが前記第２のプロセサに行わせること
を可能とするための装置であって、前記両プロセサには、データ転送が生じていないときに
前記両プロセサが独立かつ同時に動作することを可能と
するためのプログラム命令メモリが設けられ、前記両プロセサ間に接続され、前記データの転送を可能
とするためのデータ転送回路と、前記第２のプロセサに関連して設けられ、前記データ転
送が生じていないとき前記第２のプロセサのプログラム
命令メモリに記憶された命令を通常復号し実行するため
のプログラム命令復号器と、前記第１のプロセサから前
記プログラム命令復号器へ前記データ転送指令を伝え、
前記データ転送を行うよう前記データ転送回路に信号を
与えるために復号・実行を行うためのルーティング回路
と、から構成されることを特徴とする装置。
（２）前記第１のプロセサが、そのプログラム命令メモ
リ内の命令のロケーションを表わすアドレスを通常運ぶ
ためのアドレスバスを更らに有し、前記ルーティング回
路が前記アドレスバスの少くとも一部分から成ることを特徴とする特許請求の範囲第１項記載の装置。
（３）前記第１のプロセサから前記第２のプロセサへ転
送されるデータが、前記第２のプロセサのプログラム命
令メモリに記憶された一組の対応する命令を実行するこ
とによって前記第２のプロセサにより実施されるべきタ
スクを明示することを特徴とする特許請求の範囲第１項
記載の装置。
（４）信号点列に従って変調された搬送波を情報伝達チ
ャンネルから受け取り、前記チャンネルへ前記搬送波を
送出するための回路を更らに有することを特徴とする特
許請求の範囲第１項記載の装置。
（５）前記転送されたデータが、送出された前記信号点
及び前記チャンネルで受信された信号に関する情報を含
むことを特徴とする特許請求の範囲第４項記載の装置。
（６）前記第２のプロセサが、前記受信された信号に対
する信号処理タスクを実施するようになされていること
を特徴とする特許請求の範囲第４項記載の装置。
（７）操作が実施されるべき前記データの複数（Ｍ）個
の関係する部分を連続するアドレスに記憶するための前
記第２のプロセサのメモリと、前記操作が実施されるべき情報の前記関係する部分の次
のもののアドレスに対応する値を保持するための前記第
２のプロセサの間接アドレスレジスタと、前記値の増分がＭ−１回生じるまで、前記操作が実施さ
れるたびに一度ずつ前記値を増分し、その後前記値をそ
の元のレベルへ戻すための更新回路と、を更らに有することを特徴とする特許請求の範囲第１項
記載の装置。