JPS6186840A - 完全組合わせ算術装置 - Google Patents
完全組合わせ算術装置Info
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- Separation Using Semi-Permeable Membranes (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背頃
発明の分野
本発明は一般に浮動小数点算術装置に関し、特に共通の
正規化、丸め、および指数処理の装置を共用する個別の
完全組合わせの算術／減算と乗算のアセンブリを含む浮
動小数点算術装置に関するものである。
正規化、丸め、および指数処理の装置を共用する個別の
完全組合わせの算術／減算と乗算のアセンブリを含む浮
動小数点算術装置に関するものである。
先行技術の説明
異なった指数成分を含む２つの数を加算または減口する
とぎ、まずそれらの数を整列させることが必要である。
とぎ、まずそれらの数を整列させることが必要である。
それらの数を整列させることは、それらの数の両方か同
じ指数成分を右するように、それらの数の１つの仮数と
指数成分を暉正することを含む。たとえば、１２．５Ｘ
１０３と１．４×１０２を加算または減算するとき、そ
れらの数１２’、５Ｘ１０３と１．４Ｘ１０２はまず１
．４×１０２を０．１４Ｘ１０３に変えることによって
整列される。それらの数が整列された後に、それらの仮
数は従来の方法で加算または減算される。
じ指数成分を右するように、それらの数の１つの仮数と
指数成分を暉正することを含む。たとえば、１２．５Ｘ
１０３と１．４×１０２を加算または減算するとき、そ
れらの数１２’、５Ｘ１０３と１．４Ｘ１０２はまず１
．４×１０２を０．１４Ｘ１０３に変えることによって
整列される。それらの数が整列された後に、それらの仮
数は従来の方法で加算または減算される。
仮数が加算または減算された後に、その結果は正規化さ
れる。
れる。
結果の正規化はその結果が単一の整数を有するように変
えることを伴なう。たとえば、もし故１２．５Ｘ１０３
と０．１４Ｘ１０３が加えられれば、その結果は１２．
６４Ｘ１０３である。その結果の正規化はその数の仮数
と指数成分を１２゜６４Ｘ１０３から１．２６４Ｘ１０
’に変えることを伴なう。結果の正規化の後に、仮数は
丸められ得る。結果の正規化の後の仮数の丸めは、その
結果の仮数を所定の数の非整数に変えることを伴なう。
えることを伴なう。たとえば、もし故１２．５Ｘ１０３
と０．１４Ｘ１０３が加えられれば、その結果は１２．
６４Ｘ１０３である。その結果の正規化はその数の仮数
と指数成分を１２゜６４Ｘ１０３から１．２６４Ｘ１０
’に変えることを伴なう。結果の正規化の後に、仮数は
丸められ得る。結果の正規化の後の仮数の丸めは、その
結果の仮数を所定の数の非整数に変えることを伴なう。
たとえば、もし仮数を２つの非整数に丸めることが望ま
れるならば、後者の例における仮数は１．２６４Ｘ１０
’から１．２６Ｘ１０’へ変えられよう。一般に、小数
第２位の整数すなわちこの例における６は、もし小数第
３位の整＠すなわらこの例における４が５またはそれ以
上であったならば７に繰上げられていたであろう。
れるならば、後者の例における仮数は１．２６４Ｘ１０
’から１．２６Ｘ１０’へ変えられよう。一般に、小数
第２位の整数すなわちこの例における６は、もし小数第
３位の整＠すなわらこの例における４が５またはそれ以
上であったならば７に繰上げられていたであろう。
指数成分を有する２つの数を乗算するとき、それらの指
数成分は加算され、それらの数の仮数は従来のように乗
算される。その後に、上述の加算・減算の場合のように
、結果の積が正規化されて丸められ得る。
数成分は加算され、それらの数の仮数は従来のように乗
算される。その後に、上述の加算・減算の場合のように
、結果の積が正規化されて丸められ得る。
成る条件下において、加算、減算、または乗算の結果が
異常となり傳る。すなわち、その結果は０、無限、また
は正当な数として解釈しｊｑない結果になり１ｑる。そ
のような場合、その責常な結果の性質を示Ｖ特殊な数で
その異常な結果を置換えることが、ディジタル算術装置
における従来の慣例である。
異常となり傳る。すなわち、その結果は０、無限、また
は正当な数として解釈しｊｑない結果になり１ｑる。そ
のような場合、その責常な結果の性質を示Ｖ特殊な数で
その異常な結果を置換えることが、ディジタル算術装置
における従来の慣例である。
一般に、加算、減算、および乗算の上述の算術油筒は、
２つのタイプのディジタル装置のいずれかにおいて実行
される。第１のタイプは、中間の結果と最終結果をス１
〜アするために用いられるレジスタと組合わされた論理
回路を含む。第２のタイプは、レジスタを必要とじずま
たはそれを用いない組合わせ構成にある厳密な論理回路
を含む。
２つのタイプのディジタル装置のいずれかにおいて実行
される。第１のタイプは、中間の結果と最終結果をス１
〜アするために用いられるレジスタと組合わされた論理
回路を含む。第２のタイプは、レジスタを必要とじずま
たはそれを用いない組合わせ構成にある厳密な論理回路
を含む。
算術装置の第１のタイプの例は、１９８０年１０月２１
日にり、 Ｌ、 Ｗｈｉｐｐｌｅに発行された米国特許
第４．２２９，８０１号において開示されている。Ｗｈ
ｉｐｐｌｅの特許において、上述の算術演算は本質的に
２つの専用回路によって実行される。
日にり、 Ｌ、 Ｗｈｉｐｐｌｅに発行された米国特許
第４．２２９，８０１号において開示されている。Ｗｈ
ｉｐｐｌｅの特許において、上述の算術演算は本質的に
２つの専用回路によって実行される。
それらの回路の１つは演算される数の指数成分の処理に
専用される。それらの回路の他方は演算される数の仮数
の処理に専用される。それらの回路は１つまたはそれ以
上のレジスタを含み、はぼすべての前述の算術演算を同
一の回路成分を用いて実行する。
専用される。それらの回路の他方は演算される数の仮数
の処理に専用される。それらの回路は１つまたはそれ以
上のレジスタを含み、はぼすべての前述の算術演算を同
一の回路成分を用いて実行する。
算術演算を実行するためにレジスタを用いない厳密な組
合わせ技術を採用する先行周知の回路、すなわちその目
的に用いられる第２のタイプの装置において、加算と減
算に関するすべての演算を実行するために回路の１つの
アセンブリが与えられ、乗算に関するすべての演算を実
行するために回路のもう１つのアセンブリが与えられる
のが慣例であった。
合わせ技術を採用する先行周知の回路、すなわちその目
的に用いられる第２のタイプの装置において、加算と減
算に関するすべての演算を実行するために回路の１つの
アセンブリが与えられ、乗算に関するすべての演算を実
行するために回路のもう１つのアセンブリが与えられる
のが慣例であった。
加算と減算のために用いられる回路のアセンブリが乗算
のために用いられる回路のアセンブリと比較されるとき
、それらのかなりの部分が同一であることがわかる。た
とえば、正規化、丸め、指数処理、および異常結果取扱
いのために用いられる回路は、組合わせの加算／減算ア
センブリと個別の乗算アセンブリの両方において実質的
に同一である。それら２つのアセンブリにおける回路の
この実質的同一性は空間の浪費であって、先行周知の完
全組合わせ篩術装置の利用を排除する主な欠点である。
のために用いられる回路のアセンブリと比較されるとき
、それらのかなりの部分が同一であることがわかる。た
とえば、正規化、丸め、指数処理、および異常結果取扱
いのために用いられる回路は、組合わせの加算／減算ア
センブリと個別の乗算アセンブリの両方において実質的
に同一である。それら２つのアセンブリにおける回路の
この実質的同一性は空間の浪費であって、先行周知の完
全組合わせ篩術装置の利用を排除する主な欠点である。
発明の概要
前）ホのことに鑑み、本発明の主要な目的は、共通な指
数と仮数を処理する装置を共用する個別の加０／減算と
乗算のアセンブリを含む完全組合わせの浮動小数点算術
装置である。
数と仮数を処理する装置を共用する個別の加０／減算と
乗算のアセンブリを含む完全組合わせの浮動小数点算術
装置である。
上記の目的によって、加１／ｇ算アセンブリと個別の乗
算アセンブリ、それらのアセンブリの出力に接続された
マルチプレクサ、マルチプレクサの出力に接続された正
規化と丸めのアセンブリ。
算アセンブリ、それらのアセンブリの出力に接続された
マルチプレクサ、マルチプレクサの出力に接続された正
規化と丸めのアセンブリ。
指数処理アセンブリ、およびその指数処理と正規化と丸
めのアセンブリの出力に接続された異常結果取扱いアセ
ンブリが与えられる。
めのアセンブリの出力に接続された異常結果取扱いアセ
ンブリが与えられる。
演算において、１対の数ＲとＳの指数成分は指数処理ア
センブリへ転送され、それらの仮数は加算／減算と乗算
のアセブリへ並列に転送される。
センブリへ転送され、それらの仮数は加算／減算と乗算
のアセブリへ並列に転送される。
加算／減算アセンブリにおいて、指数処理アセンブリか
らの制御信号に応答する回路が与えられており、その制
御信号は、１つの仮数を他方の仮数に整列させるために
、それらの数の指数成分間の差に比例している。仮数が
整列された後に、それらは加算または減算される。
らの制御信号に応答する回路が与えられており、その制
御信号は、１つの仮数を他方の仮数に整列させるために
、それらの数の指数成分間の差に比例している。仮数が
整列された後に、それらは加算または減算される。
乗算アセンブリにおいて、仮数は乗算される。
たとえば、望まれる加算／減算または乗算の結果に依存
して、これらのアセンブリのうちの１つのアセンブリの
出力は、マルチプレクサによって、正規化と丸めのアセ
ンブリへ選択的に転送される。
して、これらのアセンブリのうちの１つのアセンブリの
出力は、マルチプレクサによって、正規化と丸めのアセ
ンブリへ選択的に転送される。
正規化と丸めのアセンブリにおいて、算術演算の出力す
なわち結果は、単一の整数と選択された数の非整数に変
えられる。この変換は制御信号の発生の結果となり、そ
の制御信号は、指数処理アセンブリの出力に与えられる
指数成分の大きさを調節するために、その指数処理アセ
ンブリによって用いられる。
なわち結果は、単一の整数と選択された数の非整数に変
えられる。この変換は制御信号の発生の結果となり、そ
の制御信号は、指数処理アセンブリの出力に与えられる
指数成分の大きさを調節するために、その指数処理アセ
ンブリによって用いられる。
正規化と丸めのアセンブリおよび指数処理アセンブリの
出力は、次に異常結果取扱いアセンブリに転送される。
出力は、次に異常結果取扱いアセンブリに転送される。
異常結果取扱いアセンブリにおいて、装置によって認定
される正当な数でない任意の結果は特殊な数に置換えら
れる。
される正当な数でない任意の結果は特殊な数に置換えら
れる。
実施例の１細な８明
第１図を参照して、本発明による完全組合わせ算術装置
が全体として１で示されている。装置１において、全体
として２で示された加算／減算アセンブリ、全体として
３で示された乗算アセンブリ、およびアセンブリ２と３
によって共用される全体として４で示された回路のアセ
ンブリが与えられている。
が全体として１で示されている。装置１において、全体
として２で示された加算／減算アセンブリ、全体として
３で示された乗算アセンブリ、およびアセンブリ２と３
によって共用される全体として４で示された回路のアセ
ンブリが与えられている。
アセンブリ４において、マルチプレクサ５．指数処理ア
センブリ６、正規化／丸めアセンブリ７゜および異常結
果取扱いアセンブリ８が与えられている。
センブリ６、正規化／丸めアセンブリ７゜および異常結
果取扱いアセンブリ８が与えられている。
アセンブリ２，３．および６は、ライン１３によって第
１の＠Ｒのソースに接続された７ｎ数の入力ライン１０
，１１．および１２と、ライン１８によって第２の数Ｓ
のソースに接続された複数の入力ライン１５．１６．お
よび１７が与えられている。
１の＠Ｒのソースに接続された７ｎ数の入力ライン１０
，１１．および１２と、ライン１８によって第２の数Ｓ
のソースに接続された複数の入力ライン１５．１６．お
よび１７が与えられている。
加算／減算アレンブリ２において、仮数整列回路２０と
仮数加算／減算回路２１が与えられている。仮数整列回
路２０は、ライン１１と１６に接続された１対の入力、
１対の出力ライン２２と２３に接続された１対の出力、
および指数処理アセンブリ６から制御信号ライン２４に
よって制御信号を受取るための制御信号入力が与えられ
ている。
仮数加算／減算回路２１が与えられている。仮数整列回
路２０は、ライン１１と１６に接続された１対の入力、
１対の出力ライン２２と２３に接続された１対の出力、
および指数処理アセンブリ６から制御信号ライン２４に
よって制御信号を受取るための制御信号入力が与えられ
ている。
仮数加算／減算回路２１は、ライン２２と２３に接続さ
れた１対の入力、加算／減口関数間で選択するために用
いられる制御信号入力ライン２７゜および出力ライン２
５に接続された出力が与えられている。
れた１対の入力、加算／減口関数間で選択するために用
いられる制御信号入力ライン２７゜および出力ライン２
５に接続された出力が与えられている。
乗算アセンブリ３において、仮数乗算回路３０が与えら
れている。回路３０は、ライン１２と１７に接続された
１対の入力と、出力ライン３１に接続された出力とを有
している。
れている。回路３０は、ライン１２と１７に接続された
１対の入力と、出力ライン３１に接続された出力とを有
している。
マルチプレクス回路５において、ライン２５および３１
に接続された１対の入力と、出力ライン３２に接続され
た出力とが与えられている。
に接続された１対の入力と、出力ライン３２に接続され
た出力とが与えられている。
正規化／丸め回路７において、ライン３２に接続された
入力、出力ライン３０に接続された出力。
入力、出力ライン３０に接続された出力。
および制御信号ライン３４によって制御信号を指数処理
アセンブリ６に与えるための制御信号出力が与えられて
いる。
アセンブリ６に与えるための制御信号出力が与えられて
いる。
指数処理装置６において、ライン１０と１５に接続され
た１対の入力、制御信号ライン２４に接続された制御信
号出力、制御信号ライン３４に接続された制御信号入力
、加暮／減緯と乗算の関数間で選択するために用いられ
る制御信号入力ライン３７．および出力ライン３５に接
続された出力が与えられている。
た１対の入力、制御信号ライン２４に接続された制御信
号出力、制御信号ライン３４に接続された制御信号入力
、加暮／減緯と乗算の関数間で選択するために用いられ
る制御信号入力ライン３７．および出力ライン３５に接
続された出力が与えられている。
異常結果取扱い回路８において、ライン３３および３５
に接続された１対の入力と、結果Ｆを与えるために出力
ライン３６に接続された出力とが与えられている。
に接続された１対の入力と、結果Ｆを与えるために出力
ライン３６に接続された出力とが与えられている。
演算において、各々が仮数と指数成分を含む１対の数Ｒ
とＳがそれぞれライン１３と１８に与えられる。数Ｒと
Ｓがライン１３と１８に与えられた後に、数Ｒの指数成
分はＲＥで示されているようにライン１０によって指数
処理アセンブリ６へ転送され、数Ｓの指数成分はＳＥで
示されているようにライン１５によって指数処理成分６
へ送られる。同時に、数ＲとＳの仮数はＲＭとＳＭで示
されているようにそれぞれライン１１．１２．１６、お
よび１７によって加算／減偉と乗算のアセンブリ２と３
に送られる。
とＳがそれぞれライン１３と１８に与えられる。数Ｒと
Ｓがライン１３と１８に与えられた後に、数Ｒの指数成
分はＲＥで示されているようにライン１０によって指数
処理アセンブリ６へ転送され、数Ｓの指数成分はＳＥで
示されているようにライン１５によって指数処理成分６
へ送られる。同時に、数ＲとＳの仮数はＲＭとＳＭで示
されているようにそれぞれライン１１．１２．１６、お
よび１７によって加算／減偉と乗算のアセンブリ２と３
に送られる。
指数成分ＲＥとＳＥが指数処理装置６へ転送された後に
、指数処理装置６は実行されるべぎ加算／減算関数を示
す制御ライン３７上の制御信号に応答して、それらの指
数成分の小さい方の大きさをそれらの指数成分の大きい
方の大きさに等しくなるように変えて、それらの指数成
分間の差に比例する制御！ｕ倍信号発生する。そのよう
に発生された制御信号は制御ライン２４によって仮数整
列回路２０へ転送される。
、指数処理装置６は実行されるべぎ加算／減算関数を示
す制御ライン３７上の制御信号に応答して、それらの指
数成分の小さい方の大きさをそれらの指数成分の大きい
方の大きさに等しくなるように変えて、それらの指数成
分間の差に比例する制御！ｕ倍信号発生する。そのよう
に発生された制御信号は制御ライン２４によって仮数整
列回路２０へ転送される。
制御ライン２４上の制御信号に応答して、仮数整列回路
２０は仮数の大きさを変え、すなわち小さい方の値の指
数成分に関係する仮数を所定の数の位だけ右ヘシフトす
ることによってその仮数を整列させる。すなわち、仮数
は指数成分間における１０倍ごとの差について右へ１桁
ずつシフトされる。たとえば、１２．５Ｘ１０３と１．
４Ｘ１０２を加算または減算するとき、指数処理アセン
ブリ６は指数成分１０２を１０３に変えて、この変化に
対応する制御信号を生じる。そのように発生されたｉ制
御信号に応答して、仮数整列回路２０は数１．４を０．
１４に変え、仮数１２．５に対応する信号がライン２２
上に現われて、仮数０゜１４に対応する信号がライン２
３上に現われる。
２０は仮数の大きさを変え、すなわち小さい方の値の指
数成分に関係する仮数を所定の数の位だけ右ヘシフトす
ることによってその仮数を整列させる。すなわち、仮数
は指数成分間における１０倍ごとの差について右へ１桁
ずつシフトされる。たとえば、１２．５Ｘ１０３と１．
４Ｘ１０２を加算または減算するとき、指数処理アセン
ブリ６は指数成分１０２を１０３に変えて、この変化に
対応する制御信号を生じる。そのように発生されたｉ制
御信号に応答して、仮数整列回路２０は数１．４を０．
１４に変え、仮数１２．５に対応する信号がライン２２
上に現われて、仮数０゜１４に対応する信号がライン２
３上に現われる。
その後に、制御ライン２７上の制御信号に応答する仮数
加算／減算回路２１はそれらの仮数を加算または減算し
て、和１２．６４または差１２．３６に対応する信号を
出力ライン２５上に与える。
加算／減算回路２１はそれらの仮数を加算または減算し
て、和１２．６４または差１２．３６に対応する信号を
出力ライン２５上に与える。
一方、もし制御ライン３７上の制御信号が乗算の実行さ
れるべきことを示せば、指数処理アセンブリ６は故Ｒ，
Ｓの指数成分を加算し、東線回路３０は数ＲとＳの仮数
を乗算して出力ライン３１上に結果すなわち積を与える
。
れるべきことを示せば、指数処理アセンブリ６は故Ｒ，
Ｓの指数成分を加算し、東線回路３０は数ＲとＳの仮数
を乗算して出力ライン３１上に結果すなわち積を与える
。
次に、制御信号ライン２６上の制御信号に応答して、マ
ルチプレクサ５は出力ライン２５上に現われる加算／減
算ユニット２１からの結果またはうイン３１上に現われ
る乗算回路３０からの結果のいずれかを選択的に出力ラ
イン３２へ転送する。
ルチプレクサ５は出力ライン２５上に現われる加算／減
算ユニット２１からの結果またはうイン３１上に現われ
る乗算回路３０からの結果のいずれかを選択的に出力ラ
イン３２へ転送する。
出力ライン３２上に現われる結果に応答して、正規化／
丸め回路７はライン３２上に現われる結果をまず規格化
してそして丸める。規格化プロセスにおいて、回路７は
、所定の数の整数たとえば１からなる仮数を与えるため
に、結果が右または左ヘシフトされる桁の数に比例する
制御信号をライン３４上に与える。たとえば、もしライ
ン３２上に現われる結果が１０進数１２．６４に対応す
る信号であれば、正規化／丸め回路７は数１２゜６４を
数１．２６４に変えて、１０１の指数成分に対応でる制
御信号をライン３４上に生じる。ライン３４上の制御信
号に応答して、指数処理アセンブリ６はａ１２．６４に
関する指数成分の値を１０１８だけ増大させる。
丸め回路７はライン３２上に現われる結果をまず規格化
してそして丸める。規格化プロセスにおいて、回路７は
、所定の数の整数たとえば１からなる仮数を与えるため
に、結果が右または左ヘシフトされる桁の数に比例する
制御信号をライン３４上に与える。たとえば、もしライ
ン３２上に現われる結果が１０進数１２．６４に対応す
る信号であれば、正規化／丸め回路７は数１２゜６４を
数１．２６４に変えて、１０１の指数成分に対応でる制
御信号をライン３４上に生じる。ライン３４上の制御信
号に応答して、指数処理アセンブリ６はａ１２．６４に
関する指数成分の値を１０１８だけ増大させる。
出力ライン３２上の結果が正規化された後に、正規化／
丸め回路７は結果の仮数１．２６４を非整数の所定の数
（たとえば２つ）に丸める。たとえば、１．２６４が与
えられれば、正規化／丸め回路７は故１．２６４を数１
．２６に丸める。一方、もしその故が上述の減算の例に
おけるような１．２３６であったならば、その結果の数
は１゜２４に丸められたであろう。
丸め回路７は結果の仮数１．２６４を非整数の所定の数
（たとえば２つ）に丸める。たとえば、１．２６４が与
えられれば、正規化／丸め回路７は故１．２６４を数１
．２６に丸める。一方、もしその故が上述の減算の例に
おけるような１．２３６であったならば、その結果の数
は１゜２４に丸められたであろう。
出力ライン３２上の結果が正規化されて、対応する変更
が指数処理アセンブリ６において処理される指数成分に
なされた後に、出力ライン３３上の結果の仮数と出力ラ
イン３５上の結果の指数成分は異常取扱いアセンブリ８
において組合わされて、浮動小数点たとえば１．２６Ｘ
１０’ としてさらに処理するために出力ライン３６へ
転送される。場合によって、正規化／丸め回路７と指数
処理アセンブリ６の出力はたとえばＯまたは無限のよう
な異常な結果を含む。これらの場合、異常結果取扱いア
センブリ８は異常結果を示す特殊な故で正規化／丸め回
路７と指数処理アセンブリ６の出力を置換える。この数
は次に出力ライン３６上の数Ｆになり、それは出力ライ
ン３６に接続された装置によってさらに処理される。
が指数処理アセンブリ６において処理される指数成分に
なされた後に、出力ライン３３上の結果の仮数と出力ラ
イン３５上の結果の指数成分は異常取扱いアセンブリ８
において組合わされて、浮動小数点たとえば１．２６Ｘ
１０’ としてさらに処理するために出力ライン３６へ
転送される。場合によって、正規化／丸め回路７と指数
処理アセンブリ６の出力はたとえばＯまたは無限のよう
な異常な結果を含む。これらの場合、異常結果取扱いア
センブリ８は異常結果を示す特殊な故で正規化／丸め回
路７と指数処理アセンブリ６の出力を置換える。この数
は次に出力ライン３６上の数Ｆになり、それは出力ライ
ン３６に接続された装置によってさらに処理される。
実際には、上述のアセンブリと回路の各々は、示された
入力に応答して必要な出力を与えるディジタル装置の分
野における当業者に周知の従来の組合わせ技術を用いて
実施される。その理由によって、示された入力に応答し
て必要な出力を生じるために論理回路の種々の構成が用
いられるよう意図されている。
入力に応答して必要な出力を与えるディジタル装置の分
野における当業者に周知の従来の組合わせ技術を用いて
実施される。その理由によって、示された入力に応答し
て必要な出力を生じるために論理回路の種々の構成が用
いられるよう意図されている。
本発明の好ましい実施例が開示されたが、本発明の精神
と範囲から外れることなく種々の修正がなされ得るよう
意図されている。その理由によって、ここで開示された
実施例は本発明を説明するものとしてのみ考慮され、本
発明の範囲は特許請求の範囲に基づいて規定されるよう
意図されている。
と範囲から外れることなく種々の修正がなされ得るよう
意図されている。その理由によって、ここで開示された
実施例は本発明を説明するものとしてのみ考慮され、本
発明の範囲は特許請求の範囲に基づいて規定されるよう
意図されている。
第１図は本発明の実施例のブロック図である。
図において、１は本発明による完全組合ねｔｉｉ術装置
、２は加算／減粋アセンブリ、３は乗算アセンブリ、４
は複数の回路のアセンブリ、５はマルチプレクサ、６は
指数処理アセンブリ、７は正規化／丸めアセンブリ、８
は異常結果取扱いアセンブリ、２０は仮数整列回路、２
１は仮数加締／減算回路、３０は仮数乗算回路を示す。
、２は加算／減粋アセンブリ、３は乗算アセンブリ、４
は複数の回路のアセンブリ、５はマルチプレクサ、６は
指数処理アセンブリ、７は正規化／丸めアセンブリ、８
は異常結果取扱いアセンブリ、２０は仮数整列回路、２
１は仮数加締／減算回路、３０は仮数乗算回路を示す。
Claims (12)
- （１）第１と第２の数について演算する完全組合わせ算
術装置であって、前記数の各々は仮数と指数成分を有し
、前記算術装置は、 前記第１と第２の数の指数成分を処理する手段と、 前記第１と第２の数の前記仮数を選択的に加算・減算す
る手段と、 前記第１と第２の数の前記仮数を乗算する手段と、 出力を有するマルチプレクス手段であって、前記加算・
減算手段と前記乗算手段からの出力を前記マルチプレク
ス手段の前記出力へ選択的にマルチプレクスするために
制御信号に応答する手段とを備えたことを特徴とする完
全組合わせ算術装置。 - （２）前記マルチプレクス手段の前記出力を正規化する
ために前記マルチプレクス手段からの前記出力に応答す
る手段を備えたことを特徴とする特許請求の範囲第１項
記載の算術装置。 - （３）出力を有する異常結果取扱い手段であって、前記
指数成分処理手段、前記加算・減算手段、または前記乗
算手段のいずれかからの異常出力に応答して、前記異常
結果取扱い手段の前記出力へ前記異常出力に対応する所
定の数を与える異常結果取扱い手段を備えたことを特徴
とする特許請求の範囲第１項記載の算術装置。 - （４）前記指数成分処理手段は、前記指数成分間の数値
差に対応する制御信号を与えるために、加算または減算
のいずれが実行されるべきかを示す制御信号と、前記第
１および第２の数の前記指数成分とに応答する手段を備
え、前記加算手段は、対応する様式で、前記数の所定の
１つの数の仮数を前記数の他方の数の仮数に整列させる
ために、前記前者の制御信号を供給する手段によって与
えられる前記制御信号に応答する手段を備えたことを特
徴とする特許請求の範囲第１項記載の算術装置。 - （５）前記指数成分処理手段の前記制御信号供給手段は
、前記指数成分を等しくするために前記数のより小さな
指数成分になされるべき変化に対応する制御信号を与え
る手段を含み、前記整列させる手段は、前記小さな指数
成分を有する数の仮数を前記数の他方の数の仮数に整列
させるために前記前者の制御信号に応答する手段を含む
ことを特徴とする特許請求の範囲第４項記載の算術装置
。 - （６）前記指数成分処理手段は、前記数のより大きな指
数成分に対応する出力を与える手段を含むことを特徴と
する特許請求の範囲第６項記載の算術装置。 - （７）前記加算・減算手段は前記整列させる手段に接続
された手段を含み、それは前記数の前記所定の１つの数
の仮数が前記数の他方の数の仮数に整列させられた後に
前記数の仮数を選択的に加算・減算するための制御信号
に応答することを特徴とする特許請求の範囲第４項記載
の算術装置。 - （８）前記指数成分処理手段の前記制御信号供給手段と
前記加算・減算手段の前記仮数整列手段は前記指数成分
間の差に応答する手段を含み、その手段は前記小さな指
数成分を有する数の仮数を前記差の大きさに対応する所
定の数の位だけ他方の数の仮数に関してシフトすること
を特徴とする特許請求の範囲第５項記載の算術装置。 - （９）前記乗算手段は前記加算・減算手段と並列に接続
されていることを特徴とする特許請求の範囲第１項記載
の算術装置。 - （１０）前記正規化手段は、所定の数の整数からなる数
に対応する仮数を含む出力と、前記仮数の付与に関係付
けられた指数成分の値に対応する制御信号とを与えるた
めに、前記マルチプレクス手段からの前記出力に応答す
る手段を含むことを特徴とする特許請求の範囲第２項記
載の算術装置。 - （１１）前記出力を供給する前記手段は、単一の整数か
らなる数に対応する前記仮数を与えるために、前記マル
チプレクス手段の出力を或る数の桁だけシフトするため
の手段を含み、前記制御信号は、前記マルチプレクス手
段の前記出力がシフトされる桁の方向と数に対応するこ
とを特徴とする特許請求の範囲第１０項記載の算術装置
。 - （１２）前記正規化手段は、前記仮数を所定の数の非整
数からなる数に対応する仮数に丸める手段を含むことを
特徴とする特許請求の範囲第１０項記載の算術装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US655,482 | 1984-09-27 | ||
| US06/655,482 US4943940A (en) | 1984-09-27 | 1984-09-27 | Floating point add/subtract and multiplying assemblies sharing common normalization, rounding and exponential apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6186840A true JPS6186840A (ja) | 1986-05-02 |
| JPH063579B2 JPH063579B2 (ja) | 1994-01-12 |
Family
ID=24629065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214436A Expired - Fee Related JPH063579B2 (ja) | 1984-09-27 | 1985-09-26 | 完全組合わせ算術装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4943940A (ja) |
| EP (1) | EP0177279B1 (ja) |
| JP (1) | JPH063579B2 (ja) |
| AT (1) | ATE70134T1 (ja) |
| DE (1) | DE3584815D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196328A (ja) * | 1989-01-13 | 1990-08-02 | Internatl Business Mach Corp <Ibm> | 浮動小数点演算装置 |
| JPH02226420A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | 浮動小数点演算実行装置 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0650462B2 (ja) * | 1986-02-18 | 1994-06-29 | 日本電気株式会社 | シフト数制御回路 |
| US5058048A (en) * | 1990-04-02 | 1991-10-15 | Advanced Micro Devices, Inc. | Normalizing pipelined floating point processing unit |
| US5880983A (en) * | 1996-03-25 | 1999-03-09 | International Business Machines Corporation | Floating point split multiply/add system which has infinite precision |
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| GB2317248B (en) | 1996-09-02 | 2001-08-15 | Siemens Plc | Floating point number data processing means |
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| US6601160B2 (en) | 2001-06-01 | 2003-07-29 | Microchip Technology Incorporated | Dynamically reconfigurable data space |
| US7007172B2 (en) | 2001-06-01 | 2006-02-28 | Microchip Technology Incorporated | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection |
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| US6552625B2 (en) | 2001-06-01 | 2003-04-22 | Microchip Technology Inc. | Processor with pulse width modulation generator with fault input prioritization |
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| US6552567B1 (en) | 2001-09-28 | 2003-04-22 | Microchip Technology Incorporated | Functional pathway configuration at a system/IC interface |
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-
1984
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-
1985
- 1985-09-26 EP EP85306857A patent/EP0177279B1/en not_active Expired - Lifetime
- 1985-09-26 DE DE8585306857T patent/DE3584815D1/de not_active Expired - Lifetime
- 1985-09-26 JP JP60214436A patent/JPH063579B2/ja not_active Expired - Fee Related
- 1985-09-26 AT AT85306857T patent/ATE70134T1/de not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0177279A2 (en) | 1986-04-09 |
| JPH063579B2 (ja) | 1994-01-12 |
| ATE70134T1 (de) | 1991-12-15 |
| EP0177279B1 (en) | 1991-12-04 |
| DE3584815D1 (de) | 1992-01-16 |
| US4943940A (en) | 1990-07-24 |
| EP0177279A3 (en) | 1988-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |