JPS6187451A - ディジタルデータ通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明はループ通信システムに関するもので、とくにロ
ーカルプロセッサを含みかつホストプロセッサをデータ
通信ループと結合させるアダプタに係わるものである。

【従来の技術】

トークンリング方式によるローカルエリアネットワーク
は、一方向信号伝送路に連結した多数のステーションの
間でデータの転送を行なうように機能するデータ通信シ
ステムで、各ステーションにはメモリおよび各種の周辺
装置をそなえたホストプロセ・ソサが配置されて、独立
したワークステーションと１−て機能するようになって
いる。 このリングに対するアクセスは、フリー　〔使用中）ま
たはビジー　（不使用）のトークン　（送信許可証）を
個々のステーション間でリングを巡回させるトークンパ
ーノシングにより制御される。　　このようなトークン
リング方式としては、米国特許第３．５９７．５４９号
にその初期の例が記載されている。 またさらに進んだものとしては、いわゆるミュンヘンリ
ングがＩＢＭにより開発されており、これについてはｒ
Ｐｒｏｃｅｄｉｎｇｓ　ｏｆ　Ｎａｔｉｏｎａｌ　Ｔｅ
ｌｅｃｏｍＩＩＩｕｎｉｃａｔｉａｎｓ、Ｃｏｎｆｅｒ
ｅｎｃｅＪ　（１９８１年１１月、　　Ａ、２．２．１
−　Ａ、２．２．１３．良）にその報告がある。　　さ
らにこのような通信方丈に用いる標進プロトコルに関し
ては、ＩＥＥＥからトークンリングについての８０２．
５−！４提宏や、欧州コンビ、−夕製造業者機構　（Ｅ
ｕｒｏｐｅａｎ　Ｃｏｍｐｕｔｅｒ　Ｍａｎｕｆａｃｔ
ｕｒｅｒｓ　Ｏｒｇａｎｉｚａｔｉｏｎ）による同様の
報告がある。 本発明はＨ記のようなトークンリング方式に用いる。ホ
ストプロセッサと信号伝送路との間を結合するアダプタ
に間するもので、このようなアダプタはホストプロセッ
サのＣＰＵ　（中央演算装置）とは相対的に独立して動
作することが要求され、このため、ホストｃＰＵの諸機
能に対する干渉ないしは妨害を最小限にとどめる必要が
ある。 さらにこの種のアダプタは、各種の相異るタイプのホス
トｃＰＵと両立しうるちのでなければならないため４構
成の異るワークステーションの各々に対して個々に特別
のアダプタを創出する必・隻はない。 ｈ述のようなループ通信方式は、オフィスビルめ製造施
設等の間に半永久的な配線を施すことにより、あらゆる
コンビ、−夕端末や、ワードプロセッサ、電話、バルク
データ記憶ステーション等々の間でこれを実現すること
が現在聞持されており、徒ってこれに用いるアダプタは
比較的低コストで、信頼性が高く、保守がほとんど不便
で。 小郡で０浪費エネルギが７シなく、就中、各種相異るシ
ステムとのインターフェースがとれるものでなければな
らない。 ［発明の目的１ 故に本発明の目的は、ホストプロセッサシステムをトー
クンバ、ソシング方式による通信ループに結合するのに
田いるデータ通信システム、とくに１σ１信用アダプタ
を提供することにある。　本発明のＩＸＩＩイｊはさら
に、ホストシステムとは独立した処理機能および制御磯
梯を有するとともに、各種の相異るホストシステムと両
立して動作するようにした１通信用アダプタを提供オる
することにある。　　さらに本発明の目的は、低コスト
で消費電力が少なく、また信頼性が高くてかつ両立性に
富んだトークンリング創口−カルエリアネットワークシ
ステム等用の通信用アダプタを提供することにある。 ｒ問題へを解決しようとするための手段］このような目
的を゛ぶ成すべく本発明においては、トークンバ・ソシ
ング方式によるローカルエリアヌットワーク只の通信ル
ープを用いることによって、閉ループ形氏の一方向信号
伝送路と連結した多数のステーション間で通信を行なう
に当って、各ステーションにホストＣＰＵ、メインメモ
リおよヒシステムへスを有する通常の形式のホストプロ
セ・ソサを設ける。　　メー７セージをステーション間
で転送する場合は、前記ホス）ＣＰＵにより前記メイン
メモリにデータフレームを生成する。 メインメモリには、ホストｃｐｕとは独立して動作する
ようにした的信用プロセ・ソサをシステムバスを介して
接続し、この通４．（用プロセ・ンサはこれをローカル
ＣＰＵと、ローカル読出し／書込みメモリとローカルバ
ス等によって構成し、転送すべきメ・、セージは、ホス
トｃＰＵによる主導のちとに、前記システムバスおよび
ローカルバスを介して、該ローカル読出し／書込みメモ
リ内にコピーする。　　ローカルバスには送出／受取り
コントローラを接続してローカル読出し／書込みメモリ
をｉ′Ｉ８ｒ接アクセスし、当該ステーションがループ
にアクセスしたとき、すなわちフリーのトークンを受け
取った際には、Ｆ−、記送出／受取りコントローラがそ
のメツセージフレームをローカル読出し／書込みメモリ
から信号伝送路にコピーして、並列ビ・ソト形式から直
列ビット形式に変換する。　同様にして、送出／受取り
コントローラが当該ステーション宛のメツセージを受け
取ったききは、該送出／受取りコントローラにより、こ
のメツセージを直列ビ、シト形式から並列ビ・ット形式
に変換して、そのメツセージをローカルバスを介してロ
ーカル読出し／書込みメモリ内にコピーして、ローカル
ＣＰＵに割り込み、ついでメツセージフレームをローカ
ル読出し／書込みメモリからメインメモリにコピーする
。　　０−カルＣＰＵはローカルバスによりアクセスさ
れたＲＯＭからフエ・ソチした（取り出した）命令を実
行し、かくてローカルＣＰＵによる命令の７エツチ、送
出／受取りコントローラからの直接アクセスによるデー
タフレームの受渡し、およびホストｃＰＵからのアクセ
スによる送り出しあるいは受取りメツセージフレーム等
の動作は、すべて前記ローカルバスの介入により行なわ
れこととなり、該／ヘスに対するアクセスを制御すべ〈
、適宜の優先順位による当該／ヘスのアービトレーショ
ン（昔定）が必要となる。 ［実施例１ 次に図面を参照して本発明の実施例を説明する。　第１
図はトークンリング形業の通信ループを示すもので、複
数個所のノードすなわちステーション１０が蛍−の一方
向信号伝送路１１により相尾に結合されている。　各ス
テーション１０にはホストブロセ・ソサシステム１２が
接続されている。　これらプロセッサシステム１２はい
ずれもたとえばＣＰＵ、キーボード、ディスクメモリ、
ＣＲＴ表示装置、プリンタ等をそなえたコンピュータワ
ークステーションによりこれを構成することができる、
　ルーブトの信号はシステム仝体の要求に甚いて、以下
記肪するようにビットシリアルで、あるいはバイトシリ
アルで、矢印で示すように一方向に伝播される。　　こ
のような通信ループの目的は個々のプロセッサシステム
間で高速度データ転送を行なうことにあり、中央ないし
マスターステーションを使用せず、その代りにループ全
体を構成する各プロセ・ソサステーションが互いに対等
の間係で動作中るようにしたものである。 第１図に示す通信ループは９個々のステーション１０を
蛍−のビルゆビル群、あるいは大学のキセンバス等の内
部で相互に連結するローカルエリア床ソトワークを形成
するもので、信号伝送路１１の長さは数キロメートル以
内である。　　この信号伝送路１１としては対撚線等を
用い、信号速度をほぼ１ないし１０Ｍｂ／ｓｅｃとし、
また１ループ内に連結されるプロセッサステーション１
０は最大１００から２００個所とすることができる。 第１図の通信ループに対するアクセス許可はトークンパ
ッシング方式による制御原理を用いて行なう、　　この
トークンパッシング方式はトークンと呼ばれる＃殊なピ
ットシーケンスをあるステーションから次のステーショ
ンに送出し、あるステージ１ンで転送すべきデータがな
い場合には。 送出されてきたトークンを次のノードに移送するのみで
あるが、ループ内の他のステーション１０に転送すべき
データがある場合には、トークンが受信するまで待機し
、受信されたトークンを「フリー」（不使用）から「ビ
ジー」　（使用中）に変更して当該データを次に転送す
る。　このデータ信号送出ステーションの入力にさきに
送出したメ・・ノセージが返ってぐることによ（）、該
メ・、セージがループを一巡したものと４ＩＩ断して、
当該ステーションは再び「フリー」のトークンを送り出
すのである、　　　このように構成１７た第１図の通信
ループはトークンリング甲ローカルーリアネットワーク
に間するＩＥＥＥ　８０２．５姐格によ番］動作するも
ので、この種のシステムについては例えばｒ　ＩＢＭ　
　Ｓｖｓｔｅｍｓ　ＪｏｕｒｎａｌＪ　ｒＤｉｘｏｎ、
　５ｔｒｏｌｅ、　Ｍａｒｋｏｖ：　　１９８３年第２
７巻第１号および第２号、　　４７−８２頁：　１９８
３）およびｒ　ＩＢＭ　Ｊｏｕｎａｌ　ｏｆ　Ｒｅ５ｅ
ａｒｃｈ　ａｎｄ　ＤｅｖｅｌｏｐｍｅｎｔＪ　　（Ｎ
、　Ｃ，５ｔｒｏｌｅ＋第２７巻ｍ　５　吟、　４８１
−４９１３百：１８８３年９月）等にその記載がある。 名ステーション１０はその入力１３に信号伝送路１１か
らのデータを受け取って、出力１４から汐のステージ埒
ンにそのデータを送り出す、　データは信号の時ＰＪＩ
差方式を用いたマンチェスターｎ　Ｑ化生法に甚くフォ
ーマットに従って対撚線りを転送されるが、このような
データは第１ａ図および第１ｂ図に示すように、それぞ
れが８ビツトからなるビ、・、ト群、すなわちオクテ・
ソトのシーケンスからなる。フリーのトークンはｍｌａ
図に＞ｒ＜すように、１オクテツトの開始デリミＪりと
、２オタテ・・ノド長の物理コントロールフィールドと
、これに引き続く終了デリミ・ツタ（区切′！：ｆ号）
とからなり、物理コントロールフィールドは、ビジーに
対しては１、フリーに対してはＯの「トークン」のほか
に。 アクセス許可の優先レベルを指定する優先コートを含む
、　′Ｅだ開始および終了デリミ・、夕は、マンチ、ス
ター符号化手法におけるコード／へイオレーションとし
てのビ・ソトを企むもので、これらデリミツタはアドレ
スフィールドやデータフィールドでは覗われない、 ｍｌｂ図に示すデータフレームは、開始デリミ・ツタと
９図示の例ではビジーとするトークンを含む２オタテ・
ソト長の物理コントロールフィールドとからなり、汐の
フィールド′は６ノくイト反の送出先アドレスである。 　　この場合、１ループあたり最大２５６個所のステー
ションにつき１バイトあれば足りるが、これよりはるか
に多殻のアドレスを使用する場合に備えて、予備のバイ
トをプロトコルに加えたものである。　ついで６バイト
のソースアドレスフィールドが続き、このソースアドレ
スフィールド゛によ（］送出しステーションのアドレス
を知らせる。　次はデータフィールドで、このフィール
ドの長さは送出すべきデータのバイト８シにより異なり
、平均的なメツセージの場合はＡＳＣＩＩコードで恐ら
イ２００から３００バイトであるが４場今によってはｌ
フレームあたり数千ハ・（トを送ることも可能である。 　データフィールドに引き続き、４オクテツトのフレー
ムチ、ツクシーケンスが現われる。　　このフレームチ
ェックシーケンスは、アドレスやデータの誤りをチェッ
クするためのＣＲＣコード（巡回冗長符一時）を舎む≠
、ので、このチェ・・、り動作は受信ステーションで行
なわれる。　　フレームの最後は終了デリミ、ツタと、
この終了デリミツタに８１〈物理コントロールフイール
ドで、このコントロールフィールドはフレームの通過に
ともなって受信ステーションにより変更されたビー、ト
を含み、これらビ・ノドによって、アドレスが認識され
たこと、フレームがコピーされたこと、および送出され
たデータ中に誤りが締出されたかどうか等を知らせる。 送信ステーションは、これが送り出したフレームの一九
頭がその出力に受イ許されるまでは、ループにフリーの
トークンを重ねて挿入することはなく、開始デリミ・ツ
タや物理コントロールフィールド、送信先のアドレス、
ソースアドレスを認識し次第、フリーのトークンを送出
し、送信済みのフレームの残りの部分を剥ぎ取る。　送
信および受信ステーション以外のステーション１０は、
いずれも受け取ったフレームを攻のステーションにバス
するのみで、そのコピーは行なわない、　データストリ
ームに対して各ステーション１０が実行する動作は攻の
通りである。 ａ）送信先のアドレスが当該ステーションのアドレスで
ない場合ば、受け取ったデータフレームをコピーせずに
次のステーションに引き渡す。 ｂ）送信先の７ルスが当該ステーションのアドレスであ
る場合は、受け取ったデータフレームをコピーして次の
ステーションに引き渡す。 Ｃ）受け取ったデータフレーム　（トークンめ物理コン
トロールフィールド等）を次のステージマンに伝送する
萌に、そのビ・ソトの状態を変更中ることができる。 ｄ）各ステーション自体でデータを創出して他のステー
ションに伝送することができる。 ｅ）データを送出したステーションは、そのステーショ
ンが前に送出したメーノセージフレームを、これがリン
グを一巡した後、リングから除外ないし剥ぎ取る。　デ
ータを創出したステージマンは、開始デリミ・ツタめ物
理コントロールフィールド　（ビジーのトークンを傘む
）およびアドレスをバスした後、フリーのトークンをも
う一度送出する。 次に第２図において、各ステーション１０はリンゲイン
ターフ、−ス１５を看し、このリングインターフェース
によりライン１３の入力信号を内部処理レベルの’ｌｊ
ｊ：圧に変換して、ループ信号から信号グロ・・、り６
Ｓを回収する。　リングインターフェース１５はさらに
ライン１４′に現われる送信信号にもとづいて、適当な
電圧／電３ｆ１．レベルの出力信号を出力ライン１４に
供給する。　ライン１３′に現わ机る出力シリアルデー
タは、ト記（ａ）ないし　（ｅ）の各機能を行なうべぐ
ワンチップ集積回路として堪Ｗしたプロトコル処理装置
１６に出力する。　　この出力シリアルデータは、レジ
スタ１７で並列デー々に変４＾されるが、該シリアルデ
ータをシフトレジスタ１７で並列データに変換しかつこ
れをコピーする際は、　Ｆ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ−
Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ’）　／＜　、／フチ１８に
よりスカデータをデータバス１８と結合させる。 メ・、セージプロセ・ソサチップ２０は同じぐワンチッ
プ集積回路として構成、され、ローカルＣＰＵ２１およ
びローカルＲＡＭ２２をそなえたもので、ローカルアト
ルス／データへス２３およびローカルコントロールバス
２４を介して、　ｒｈ−接メモリアクセス方式（ＤＭＡ
）によりＲＡＭ２２に入力するデータを受け取る。　　
メツセージプロセッサ２０はさらに汎用壓タイマ２５お
よびバスアービトレータ　（またはアービタ）２８を有
し、これらはいずれもローカルバス２３およびコントロ
ールバス２４に接続されている。　　メ・ソセージプロ
セー、す２０のローカルＣＰＵ２１のプログラムは、ロ
ーカルバス２３から延長したアダレスバス２８とデータ
バス１９によりアクセスされるＲＯＭ２７内に舎まれで
いる。　なおこのＲＯＭ２７は、プロトコル処理装置１
８のチ、シブに設けである。 入力データはヒ述のように直接メモリアクセス方式によ
！ｌＲＡＭ２２にコピーされた後、システムインターフ
ェースチ・・、プ３０を介して同じ＜ＤＭＡにより、ホ
ストブロセー、す１２内にコピーされる、　　このシス
テムインターフェースチ・ツブ３０ちフンチップ那積回
路として構成されている。 ト記ホストプロセッサ１２はホストＣＰＵ３１゜主メモ
リ３２（ＲＡＭ）、　　および例えばＣＲＴ−１”）キ
ーボード、ディスク駆°動装置等に接続された各種周辺
装置３３からなり、これらはいずれもアドレス／データ
バス３４およ・びコントロールバス３５により相互に接
続されている。　なおホストＣＰＵ３１は、インターフ
ェースデバイス３０ヲマイクロプロセツサｅａｏｏｏま
たは８０８６の制御およびデータフォーマット内蔵型と
して、これらマイクロプロセッサのいずれかにより構成
することができる。 このように構成したホストプロセッサ１２はまず送信先
のアドレスや、そのプロセッサ１２自体のアドルスおよ
びメツセージとして送出したいデータバイト等を含むメ
ツセージフレームを、そのメ・インメモリ３２で形成し
て通信ループ内の他のホストプロセッサ１２に送り出す
、　このメツセージフレームはシステムインターフェー
ス３０およびローカルバス２３を介してＤＭＡ　　（も
しくはメモリマツプｂ　Ｉ　１０）によりローカルＲＡ
Ｍ２２内にコピーされる・　上記メジセージフレームＬ
よ、２１ノーのトークンがプロトコル処理装置１６のデ
コーダ３ｅに入力して認識されるまでローカルＲＡＭ２
２内に保持され、デコーダ３８がそのようなトークンを
認識すると、同じくプロトコル処理装置１６内に設けた
コントローラ群がローカルバス２３．データバス１９、
ＦＩＦＯ／＜ッファ３７を介してこのローカルＲＡＭ２
２からＤＭＡにより当該フレームを受け取る。 ＦＩＦＯ，”：ッフγ３７から出力されたデータは、シ
フトレジスタ３８によってシリアル化され、マルチプレ
クサ３９を経由して出力ライン１４′に供給される。 他方０図示のステーションにライン１３′の入力データ
をコピーしない場合は、該データはバス１８ゆバス２３
にも、ローカルＲＡＭ２２にも入力せず、ただちにマル
チプレクサ３９を経て出力ライン１４′に導かれる。 ［ローカルＣＰＵＩ 本発明による内部テスト機能つきマイクロプロセー、す
は、これをいろいろな構成とすることができるが、以下
に記載する実施例においては、第２図に示したシステム
で用いたロー力ｔ／ｃＰｔＪ２１をそなえたチ・２プ２
０により構成する。 このマイクロプロセッサ２０は、後でさらに詳述するよ
うに、ローカルＣＰＵ２１に読出し書込み用のローカル
バスチ・ツクＲＡＭ２２を組み合わせて用いたワンチ、
ツブＭＯ９／ＬＳ　Ｉデバイスであり、これらＣＰＵ２
１およびＲＡＭ２２は、　１８ビー、ト並列双方向多重
化アドレス／データバス２３およびコントロールバス２
４により、相芽に接続されている。　　このブロモ、ソ
サ２０はさらに適当な電源電圧端子およびクロック端子
をそなえており１例えば蛍−の＋５ボルト電源Ｖｃｃお
よび接地Ｖｓｓに接続するとともに、デバイス端子に水
晶発振子を接続してオンチー、プオシレータの周波敬を
制御することにより。 デバイスのローカルタイミングを得る等とする。 ただし未発明は、ト記以外のいろいろなワンチ・シブマ
イクロプロセッサめワンチップマイクロブロモ・ソサを
用いた各種デバイスめ、あるいは、）。 記双方向バス２３の代りにアドレスおよびデータバスを
別々に用いたマイクロブロセ・・、す等にも、適用し得
るものである。 第２図のローカルＣＰＵ２１のＲｉＦは、はぼ在来の中
央演算装置一般と同様である。　すなわち、まずバス２
３．２８を介してＲＯＭ２？にアドレス位置を送って該
ＲＯＭ内のアドレス位置からバス１９．２３を介して命
令を受け取り、しかるのち、受け取った命令を実行する
。　命令を実行するにあたっては、ＲＡＭ２２に記憶さ
れているオペランドを指定するアドレス位置をバス２３
を介して送り出すサイクルリ、該バスを逆方向に伝送さ
れてぐるデータを受け取るサイクルリ、さらにはバス２
３における各サイクル期間中に、データに先行するアド
レスを用いてＲＡＭ２２に演算結果を書き込むサイクル
等、数サイクルのマシンサイクル（クロックめ水晶発振
子等により生成する）が通常必要である、 匂下の記憶ではバス２３にはＣＰＵ２１から１５ビ１１
．トのアドレスを印加オるちのとしく１θ＃目のヒ・・
、トは０に配線してアドレスする）、第２ａ図のメモリ
マツプに示すように、この１５ビ・ソトアドレスにより
ＲＡＭ２２およびＲＯＭ２７におけるメモリの６４キロ
バイトないし３２キロワードを直接アト゛レスする。　
　メモリにおける各１６ビツトワードは８ビ・、トのバ
イト２個からなり、従ってＣＰＵは都合６４キロバイト
をアドレスすることとなる。 第２図に示すローカルＣＰＵ２１は、そのＣＰＵの使用
するレジスタファイルないし作業レジスタがＲＡＭ２２
内に内蔵された。メモリーメモリ型のアーキテクチヤを
用いる。　このＲＡＭ２２はプログラムあるいはデータ
記憶用、または第２Ｃ図に示すように「ワークスペース
」用に用いることができるもので、各ワークスペースの
最初のワードはワークスペースポインタ　（つねに偶釣
番アドレスとする）によりアドレスし、残りの１４個の
ワードはワークスペースポインタ、プラス０２からＩＥ
　（４ビ、、、　ト２進アドレス）によりアドレスする
。 なお、制御ライン２４．１１３ビツトステータスレジス
タＳＴ　（第３図およびＦＧａ図）用のステータスビー
、ト、および割込みレベルの定義は、米国特許第４．４
０２．０４４号中に掲げられた表に示されたものと同様
である。　また、大側におけるマイクロプロセー、すは
、現存のマイクロプロセッサのうち、未発明を適用し得
るものの蛍なる一例を示したちのにすぎないことは９Ｍ
うまでもない。 第２図のＣＰＵ２１は付表Ａおよび付表Ｂに記載した命
令セ・ソトを実行するが、このような命令のほかに、あ
るいはこれらの命令の代りに、他の命令七−、トを実行
するようにしてもよい、　付表ＡおよびＢに示寸命令セ
ー２トは１例えばテキサスインスツルメンツ社　ｃ以下
ＴＩ社という）のマイクロプロセッサ、部品番−ｑＴＭ
ｓ９９００の命令セー、トと同様のものであるが、この
命令七−、トについてはｒ９９００　Ｆａｍｉｌｙ　Ｓ
ｙｓｔｅｍｓ　ＤｅｓｉｇｎＪ　（米国テキサス州　（
郵便番号？７００１）、ヒユーストン、　Ｍ／５６４０
４゜私書箱１４４３．ＴＩ社１９７８年刊、　　ｒＬｉ
ｂｒａｒｖ　ｏｆ　Ｃｏｎｇｒｅｓｓ　Ｃａｔａｌｏｇ
　Ｊ　　Ｎｏ、　７８−０５８００５にくわ１フイ。 ＣＰＵ２１のプロセッサアーキテクチャを第３図のプロ
１．り図に、またその−剖を拡大して第３ａ図に示し、
さらにそのチ・２ブのレイアウトを第４図および第４ａ
図に、論理回路を第５ａ図ないし第５ｇ図および第６図
にそれぞれ示す、　このＣＰＵ２１は耶略的には、笥唐
論理回路すなわちＡＬＵ４０に各種レジスタ、制御素子
、データ伝送路、論理素子類を組み合せてなるものであ
る。 上記ＡＬＵ４０は１６段の並列２進加算論理段からなり
、これら加亘論理段が該プロセッサの演算部として機能
する。　　このＡＬＵ４０は、１６ビ・、ト入力１０Ａ
および同じ＜ＩＥｉビ・ソト入力ｌＯＢを受け取って、
１８ビ・、トの並列出力１０Ｃを出力する。　　１８ビ
ツト入力１０Ａは１６ビ・・７トの苗列Ａバスから供給
゛　される、　これら内部バストのデータはアクチブ状
態で低、レベルとなるもので、バスデータを技１−ｔｉ
的に正確に表わすためには、たとえば符％Ａについては
Ａ、Ａ−、ＮＡと表わすことができるが。 ここでは説明および表示を簡単にするため、もっばらＡ
のみで表わすことととする。　Ａバスは数個のデータ源
のいずれかからデータを受け取るが、その選枳はライン
４１のマイクロコード制御コマンドによって行なう、　
同様にして、入力１０Ｂは１６ビ・ノド並列Ｂバスから
供給され、このＢバスも数個のデータ源のいずれかから
、１記ライン４１のマイクロコード゛制御コマンドによ
ってデータを選釈して受け取る。　　ＡＬＵ４０の出力
１０Ｃは、同じくライン４１のマイクロコード゛制御コ
マンドによる制御のもとに、ＰバスもしくはＥバスに伝
送される。　このようなＡＬＵ４０は、ＣＰＵ２１にお
けるマイクロ命令を実行するのに必要な算術論理機術、
すなわち加亘、減箪、ＡＮＤ処理、ＯＲ処理。 排他的ＯＲ処理、補数演亘等、付表Ａに列撤した命令を
実行するのに必要な諸機能をすべて行なうものである。 ＣＰＵ２１はさらに上記ＡＬＵ４０と関連するレジスタ
を多数そなえているが、これらレジスタのうちプログラ
ブが係わることのできるのは、プログラムカウンタレジ
スタ十なわちＰＣレジスタ。 ワークスペースポインタレジスタすなわちＷＰレジスタ
、および前記ステータスレジスタＳＴの３個のみである
。　これら以外の内部レジスタについては、命令の■ν
得および実行中は、プログラマは介入することができな
い。 プログラムカウンタＰＣは１５ビツトカウンタで、現在
実行中の命令に引き続く次の命令のワードアドレスを内
蔵している。　これら１５段はそれぞれ１６番目のビッ
トを０に配線した左づめとし。 またメモリ２７（ローカルＲＯＭ、第２図）の命令をワ
ード境界に押し込めることにより１バイトのアクセスが
行なわれないようにするとともに、偶数番目のアドレス
　（ワード）のみ使用しうろこととする。　　ＣＰＵ２
１はプログラムカウンタＰＣ内のアドレスを用いて次の
命令をＲＯＭメモリからフェッチし、ついで新しい命令
を実行中にプログラムカウンタＰＣが歩進する。　この
場合、ＣＰＵ２１における現在の命令によってプログラ
ムカウンタＰＣのカウント内容が変更されると、この変
更後のカウント内容によって指定される位置に。 プログラムの分岐が起こる。　プログラムカウンタＰＣ
のカウント内容は０割込みプラスｍ純な分岐ないしジャ
ンプ命令等、どのようなコンテキスト（即ち　プログラ
ムの分脈に依存する）スイッチング動作によっても変更
される。　このようなプログラムカウンタＰＣに対する
入力は、ラインＥＰＣを介してＥバスから行なわれ、ま
たそのカウント内容はラインＰＣＢを介してＢバスに、
あるいはラインＰＣＰを介してＰバスに出力される、　
このプログラムカウンタＰＣによるイ鰭七−の出入りも
すべて、前記ライン４１のマイクロコード制御コマンド
による制御のもとに行なわれることは言うまでもない、
　　プログラムカウンタＰＣは２進加亘回路を内蔵１７
ており、同じくｈ記マイクロコード゛制御コマンド゛に
よる制御のもとに、この２進加笠回路により１５ビ・・
、トレジスタのカウント内容に適正なタイミングで１を
加える。 前記ステータスレジスタＳＴは１６ビ・シトレジスタで
、比較動作の結果を記憶してステータスの情況を明示し
１割込みマスクレベルを割込み優先回路に供給する。　
このステータスレジスタＳＴにおける１６個のビー、ト
位置の各々は、ＣＰＵ２１内の特定の機能ないしは状態
を表わすもので、このような方式の一例としては、前場
米国特許第４．４０２．０４４　Ｍに一３ビ・・、ト位
置割当て方式についての記載がある。　　またこの割当
て方式に使用する命令としては、先行要件のチェックを
行うのにステータスレジスタＳＴを用いる命令、および
該ステータスレジスタＳＴ全体に新しいパラメータセー
ノトを入力するのに該ステータスレジスタＳＴを使用干
る命令がある。　　ステータスレジスタＳＴの記　、憶
内容は０割込みによっても変更を受ける。　なお、祷述
するようにステータスレジスタ５Ｔ（７）１１３ビ・シ
トは、マイクロコード制御コマンドライン４１のコマン
ド信号にもとづいて、ラインＥＳＴを介してＥバスから
入力され、あるいはラインＳＴＥを介してＥバスに出力
される。 ＣＰＵ２１は内部ハードウェアとしてのレジスタの代り
に、そのＲＡＭ２２にワークスペースと称する複数のワ
ードプロ・、りを用い七命令オペランド場作を行なう、
　各ワークスペースは第２Ｃ図に示すように、ローカル
ＲＡＭ２２内で他の用途用に予約されていない適当な部
分に、１６語のすいに隣接オるメモリワードを占有して
おり９個々のワークスペースレジスタにはデータもしイ
はアト゛レスを格納して、オペランド゛レジスタ、アキ
エミュレータ。アドレスレジスタ、あるいはインデック
スレジスタ等として機能する。　このように基或したＩ
Ｂビ・・ノドワークスペースをメモリアドレススペース
ノ３２キロワード内に多数個設けることにより、プログ
ラムのフンキシビリティを高めることが可能となる。　
　これらワークスペースのローカルＲＡＭ２２内におけ
る位置を特定すべ（、ワークスペースポインタＷＰと称
するハードウェアレジスタを用いる。　　このワークス
ペースポインタＷＰは１Ｚ２ｃ図に示すように、１６ビ
ー、トワークスペース内の最ネｎのワードのメモリアト
゛レスを記憶する１５ビ・シトレジスタ　（１６番目の
ビー、トすなわもＬＳＢを０に配線して左づめとする）
である。 ＣＰＵ２１は、レジスタ番ｑＲをワークスペースポイン
タＷＰの内容に２回加えて対応するワードのメモリフェ
・ソチを行なうことによって、ｍ２ｃ図に示すワークス
ペース内のいずれかのレジスタをアクセスする。　この
場合、　１８８番目ビ１１．トがＯであるため、１記の
ような加算操作はワークスペースポインタＷＰにレジス
タ番号の２倍を加えることと等価である。　第２ｃ図は
ワークスペースポインタＷＰ、！−、メモリ内における
そのワークスペースポインタと対応するワークスペース
との間の１１１５孫を示したものである。　　ＷＰレジ
スタは制？ｆＵ　ＲＯＭからのライン４１のブイクロコ
ード制御コマンドによる制御のもとに、ラインＷＰＢ４
−介してその内容がＢバスに出力され、あるいはライン
ＤＩＷＰを介してＤＩババスら入力される。 ト述のようなワークスペースの概念は、サブルーチンゆ
あるいは割込みの場合等、プログラムを他のプログラム
に変更するコンテキストスイ、・。 チング動作を行なうのに有効なものである。　すなわち
、従来のマルチレジスタ型ＣＰＵにおいては、コンテキ
ストスイ・ソチングを実行するためには、レジスタのフ
ァイル内容の少なくとも一部を記憶してリロード゛する
必要があり、このためには各メモリサイクルで各ワード
゛の格納ｓフェッチを行なわなければならない、　本発
明における０ＰＵ２１は、蛍にワークスペースポインタ
ＷＰの内容を変更するだけで、こうした動作と同等の結
果を得ることができるのである。　すなわち大発明にお
いては、記憶サイクルを３サイクルとフエ・ソチサイク
ルを３サイクルそれぞれ用いることによって、プログラ
ムカウンタＰＣ，ステータスレジスタＳＴ、ワークスペ
ースポインタＷＰの交換を行なうだけで、コンテキスト
スイ・ソチングを完全に実行することが可俺である。　
コンテキストスイ・ソチングを行なった後は、新たなル
ーチン用にローカルＲＡＭ２２内の新しい１Ｇワードワ
ークスペース　（第２ｃ図）の開始アドレスがワークス
ペースポインタＷＰに格納されている。　当初のコンテ
キストを再格納する場合は、それに応じた時間の節約が
得られることは言うまでもない、　なおコンテキストス
イ・ノチングを行なわせるのに必要なＣＰＵ２１の命令
は、付表Ａに示したように「ワークスペースポインタを
ブランチしてローにＪ　（ｆＬＷＰ）、「サブルーチン
からリターンＪ　（ＲＴＷＰ）、　　ｒ拡張動作Ｊ　ｒ
ＸＯＰ）、などであり、これらの命令はデバイス割込み
、アリスメチーノクオーバーフロー割込み、その他ＣＰ
Ｕを強制的にサービスサブルーチンにトラ・、ブさせる
こと等により、コンテキストスイ・ソチングを行なわせ
る命令等に加えて発せられる。 ＣＰＵ２１内にあってユーザー（プログラマ）の間与し
えない内部レジスタとしては、メモリアドレスレジスタ
、すなわちＭＡレジスタ、データレジスタすなわちＤレ
ジスタ、およびにレジスタ等がある。　　Ｄレジスタは
並列ラインＤＳを介してスワ・ツブバスに入力と１．て
接続され、ラインＳＫに出力されるスワップバス出力は
、制御ＲＯＭからライン４１を経由してイ共給されるマ
イクココ−１制御コマンドによる制御のもとで、にレジ
スタ（Ｋう・ソチ）に入力される。　このＤレジスタは
主としてデータ出力う、νチとして機梯するレジスタで
、ＥバスからラインＥＤｆＪ：介して信号を入力し、出
力は１６木の並列ラインＤＤＩを介してＤＩババス併給
される。　　　ＡＬＵ４０の出力ｌＯＣからＥ／＜スに
、ざらにラインＥＤを存してＤレジスタに、さらにライ
ンＤＤＩ４−介してＤＩババスよびＡＩヘスを介して該
ＡＬＵのＡ入力に通ずるデータ伝送路は、たとえば割り
算ルーチンに有効な伝送路であるが、しか１７ながらＣ
ＰＵ２１の出力データは主としてＥバスからＤレジスタ
に、ラインＤＳを査してスワップバスＳに、ライン４３
を介して１６個のアドレス／デーケバ・ノファ４２に伝
えられ、かくてローカルアドレス／データバス２３に入
力する。 この場合、スワップバスＳへのデータの転送は、実行中
のバイト動作のような要因に応じてストレートに、ある
いはスワップして行なうことができる。　このような動
作もまた。前記ライン４１のマイクロコード゛制御アド
レスによる制御のもとで行なわれることはいうまでもな
い。 ｈ記アト゛レス／データバーノファ４２は通常の双方向
トライステートバー、７７１６個により構成され、各々
の入出力端子がローカルバスライン２３の一部に接続さ
れている。　これらバー７フアは常時はライン４４を介
してＰバスからアドルスを、あるいはライン４３を介し
てデータをそれぞれ受け取ってバス２３に出力する。　
　またＣＰＵ２１への出力としては、プログラムまたは
データワード゛がライン４３を経由してスワ・ツブバス
Ｓに、さらにう゛インＳＫを介してにレジスタにそれぞ
れ与えられる。　まｆ−ｐ　／＜スに対する入力は、上
記ライン４１のマイクロコード制御アドレスによる□制
御のもとに、にレジスタからラインＰＫを介して行ない
、このＰバスを介してにレジスタから出力を得ることも
可能である。 ローカルメモリ２２またはＲＯＭ２７へのアドレスは通
常、Ｐバスを介してＣＰＵ２１からき出され、こ（７）
Ｐバスは前記ＭＡレジスタから１６木のラインＭＡＰを
介して入力を得る。　このＭＡレジスタのビ・ソトは並
列ラインＭＡＢを脅してＢバスに、さらにＡＬＵ４０の
Ｂ入力１０Ｂに転送することも可能であり、あるいは前
記同様、ライン４１のマイクロコード制御アドレスによ
る制御ものとに、ラインＨＭＡを介してＥバスから、あ
るいはラインＫＭＡを介してにレジスタから、それぞれ
入力を受け取る。 ニー−１ｊ’−にとって関与しえない内部レジスタとし
てはさらに、一時記憶レジスタすなわちＴレジスタがあ
る。　　このＴレジスタはＡＬＵ４０から１６ビー、ト
並列出力１０Ｆを受け取って、三種ある経路のうちのい
ずれかを通ってＢバスに出力する。 すなわち、ラインＴＢを介して直接Ｂバスに。 伝送路ＴＬＢを介して左にシフトしてＢバスに。 あるいは伝送路ＴＲＢを介して右にシフトしてＢバスに
、それぞれ出力する。　Ｔレジスタはさらに、ＡＬＵ４
０へのＢ入力１０Ｂを伝送路ＢＴを介してクロ・ツクサ
イクルの％のト延をもって受け■ソることもできる。　
かくてＴレジスタは、掛は算および割り算用マイクロコ
ードを実行するうえで重要な機能を果すものである。 掛は算および割り算を行なうレジスタとしてはさらに、
ＭＱシフトレジスタ（マルチプライヤ／クオーシェシト
シフトレジスタ）を用いる。 このＭＱレジスタは、ライン４１のマイクロコード制御
アドレスにより右シフトまたは左シフトを行なう機能を
もつもので、１８ビット並列ラインＡＭＱおよびＤＩＭ
Ｑを介してＡバスから、あるいはラインＭＱＥまたはラ
インＭＱＢを介してＢバスから、それぞれ入力を受け取
る。 さらに命令レジスタＩＲは現在の命令を記憶する通常の
機能をもつレジスタで、この命令は所定のマイクロコー
ドステートタイム（マシンサイクル）期間中に実行され
る。　この命令レジスタＩ　’Ｒは、ライン４１のマイ
クロコード制御アドレスによる制御のもとで、ラインＤ
ＩＩＲを介してＤＩバスから入力を受け取ったり、ある
いはラインＩＲＥを介してＥバスに出力したりする。　
該レジスタＩＲに入力する命令の各種フィールドは。 ２ビ・・、・トおよび４ビツトの結線ＩＲ２，ＩＲ４を
介１．てＡバスにも入力することが可能である。 ただし各サイクル期間中には６命令レジスタＩＲの記憶
内容は、１６木の並列ラインＩＲＯ−ＩＲ１５を介して
エントリポイントおよびマイクロコントロールゼネレー
タ回路、その他もろもろの制御回路等に転送される。 ライン４１のブイクロコード制御アドルスはＲＯＭ４５
で生成される。　このＲＯＭ４５は本例ではＡＬＵ４０
および上記各種レジスタの高ビツト側領域４５Ｈと低ビ
ー、ト側領域４５Ｌの２＠域に分割されているが、１６
ビ・ソト全部ではなくビ・、ト列の一部分、すなわち高
位のビー、ト部ゆ低位の１９６部のみに用いるマイクロ
コード制御アドレス４１（以下ライン４１のみならず、
これらラインを介して伝送される制御アドレスにも符＠
４１を充当する）が多数あるため、ＲＯＭ４５をこのよ
うに２つの領域に分割することにより、スペースの節約
をはかることが可能である。　このＲＯＭ４５の各領域
にはＸアレー４５ＸおよびＹ選択アレー４５Ｙが形成さ
れ。 各制御コマンドライン４１に接続したバー、ファ４５８
にＹＪ択アレー４５Ｙからの選枳出力が入力し、これら
ラインに制御アドレス４１を供給する必要が生に次第、
クロック嗜論理信号を導き入れる。　マイクロコード制
御コマンドライン４１は本例では１３０木とするが、使
用する命令セット（付表Ａ）に応じて、上記領域４５Ｈ
，４５Ｌに至る４８ａ、　４８ｂノ８ビツトアドレスの
アドルッシングレンジ（２５８）の範囲内で、適宜選釈
することが可能である。　　ライン４６ａ、　４８ｂに
おけるこれら８ビツト制’Ｊ　ＲＯＭアドレスのうち最
初のアト゛レスは、エントリボイシトロジー、りにより
生成され、後続のアドレスはマイクロジャンプ（飛越し
）回路により生成されて、与えられた命令を実行する。 　マイクロジャンプアドレスは、制ＷＲＯＭ４５の出力
４１を受け取る８木のライン４７で生成され９次のステ
ート用のシ＋ンプアドレスを生成することができるもの
で、ライン４７のマイクロジャンプアドレスは論理アレ
ー４８に供給される。　　この論理アレー４８は実行エ
ントリポイントアレー４９Ｅもしぐは発信源／送偶先ア
ドレスエントリポイントアレー４８Ａから受け取った入
力からエントリポイントを生成することができる。　　
さらにグループ検出回路５０には。 前記命令レジスタＩＲからの１６ビツト命令ワードが、
ステータスレジスタＳＴその他の制御部からのステータ
スビ・ノドととも入力して、）−、記エントリポイント
アレー４９Ａ、４９Ｅに対する二つの入力イλ号、″Ｆ
なわち、まず第一にグループ確認信号を、次にフィール
−信号を発生する。　この場合。 グループは付表Ｂに示すようなＯＰコードの左端の１に
引き続く３ないし４ビーノドにより生成する、　　また
制ｍＲＯＭ４５へのライフ４８ａ、　４８ｂのアドレス
も８ビ・、トラッチ５１に保持され得るため、掛は算あ
るいは割り算命令の場合と同様、同じステートが再実行
される。　このためには４ビーノドのステートカウンタ
ＳＣを設けて、これにより１６回以下のマイクロコード
ステートの回数をカウントし、該ステートカウンタＳＣ
のオーバフロー出力によりアドレス保持ラッチ５１の解
除を制御することができる。　かくて命令レジスタに人
力されてグループ検出回路５０．論理アレー４８．エン
トリポイントアレー４９Ａ、４９Ｅををしてエントリポ
イントを生成する命令により、プロセッサの標準的な動
作（後述するテストモードと対比される）が制御される
。　　このようにして生成されたエントリ７ポイントは
アドレスライン４６にエントリーされた制御ＲＯＭ４５
の開始アドレスとなる。　この開始アドレスにより制御
コマンドライン４１に入力されるマイクロコード制御ア
ドレスの組合せセーノトが特定され、これらライン４１
のうちあるものはアクチブ状態となり、他の大部分は非
アクチブ状態にとどまる。　　ヒ記アドレスはさらにラ
イン４７にジャンプアドレスを生成して次のマイクロコ
ードステート用ノ制御ＲＯＭアドレスを決定するか、あ
るいは次のステートを再びエントリポイントとするか、
またはアドレス保持ラッチ５１により同一のステートと
する。　与えられた命令に対して必要な最後のステート
に達すると、命令レジスタＩＲに次の命令が入力されて
次のエントリポイントが生成されることとなる。 ＣＰＵ２１に人力した割込みコードは割込み制御回路５
２に加えられる。　この割込み制御回路５２にはステー
タスレジスタＳＴからの１２〜１５＃ｆ目のビ・ノドも
入力して割込みマスクを生成し、外部からの割込みコー
ドと比較する。 制御バスライン２４（第２図）はメモリコントロールゼ
ネレータ回路５３に接続され、このメモリコントロール
ゼネレータ回路５３は前記ＲＯＭ４５からのライン４１
およびライン２４の信号のほか、チ・。 プ内の諸条件に応答してＣＰＵ２１内外の必要な制御個
所に信号を供給する。 本発明によるシステムの好ましい特徴のひとつはテスト
を行なう方法にあるが、これは、］二記ＡＬＵ４０およ
びこれに間遠するＬ記しジスタＫ。 Ｄ、ＭＡ、ＰＣ，ＷＰ、Ｔ、ＭＱ、ＳＴ、ＩＲ等がオペ
て、１個のＭＯＳ／ＬＳＩチップに第４ａ図に示すよう
な規則的な線型パターンとして形成されているというこ
とである。　これらレジスタおよびＡＬＵは、いずれも
メモリセル様のパターンに配列された１６個のビー、ト
ないし段からなり、レジスタを構成するビットは並列の
ラインに、またバスはこれらラインと直行中るラインに
それぞれ配列されている。　第３図に示したＡ、Ｂ、Ｄ
１、ＥおよびＰは（第３図に示すように各レジスタの側
方ではなく）ＡＬＵ４０や各レジスタを構成するセルの
１部に、それぞれ１６木の金属条領域として配列されて
いる。　　また前記制御コマンドライン４１はすべて金
属バスに対して直交する方向に配列されており、これら
ラインはいずれもＣＰＵ２１のＡＬＵ４０および各レジ
スタを形成するトランジスタの制御用ゲートとして機能
するものである関係り、ポリシリコンにより条線状に形
成されている。　　また、制？ＪＪＲＯＭ４５において
制御信号を生成するのに必要なスペースは、制御される
回路に必要なスペースと略々回等としである。　　この
ようにレイアウトを構成することは、これをたとえば前
記米国特許第４．４０２．０４４号の「ワイドワード」
制御Ｎ　ＲＯＭないしデコーダとともに用いた場合には
、この制？ｎ　ＲＯＭの側方に密着して配置することが
できるため、配線用のスペースをほとんど値駄にするこ
とがないという点で、すこぶる好都合である。　かくて
ラインＡ、ＢＤ１．Ｅ、Ｐ等および制御コマンドライン
４１のほぼ全部を、チップの磯悌領域ないしセルのヒ部
あるいは下部に配線することができるため、シリコント
に不使用部分が残ることがなく、また８０°で屈曲する
個所はほとんどすべて、配線部ではなく機能素子として
のセルトに形成しである。　　第４ａ図はＡ　Ｌ　Ｕ　
４０とレジスタ群の微小部分を拡大して示したもので、
はぼ上記米国特許Ｓ４，０５５．４４４号の教示にもと
づいて形成した。ＮチャンネルシリコンゲートＭＯＳデ
バイスに用いた金属バスラインおよびポリシリコン制御
コマンドライン４１の規Ｉｌｌ的なパターンを示す。 なお、前述１．た接続ライン、たとえばラインＫＤ１．
ＥＤ、ＥＭＡ、ＭＡＢ、ｎＩＮＰ等は。 その大部分が物理的な線あるいは線状の導体で形成され
ているものではなく、実際には単に第４ａ図の／＞　１
７１ｊバスラインに沿う金ＩＡ−シリコン接触’ｉ＋　
Ｍとして形成されているものである。 ［ＡＬＵおよびレジスタ回路］ 次に第５ａ図ないし第５ｇ図を参照して、前記ＡＬＵ４
０およびこれに関連するレジスタ群の回路の詳細につき
説明する。　これらの回路は全体として４第３図に示し
たように結合配置されるもので、第５ｂ図ないし第５ｇ
図に示す各回路はいずれも。 第３図の構成におけるＡＬＵ４０およびレジスタ群の各
々の１６ビー、トのうち１ビット分にほぼ相当するもの
である。　残りの１５ピリドに相当する回路の細部は、
若干の例外を除いていずれも図示（第５ｂ図−第５ｇ図
）のものとほぼ同等である。 ＡＬＵ 第５ｅ図において、ＡＬＵ４０の１８ビツトのひとつは
Ａバスに接続された入力１０Ａと、トランジスタ１０ａ
、　１０ｂを介してＥバスおよびＰバスに接続された入
力１０Ｂを有する複合論理回路からなる。 トランジスタｌＯａ、　１０ｂはそれぞれｒＨＩＡＩ、
ＴＥＪ　、ｒＨＩＡＬＴＰＪで示す制御コマンドライン
４１にそのゲートが接続されている。　なお、本例にお
けるマイクロコードコマンドライン４１については、ま
ず（ａ）たとえば「Ｈｌ」によりクロックの位相「半相
１」等を、（ｂ）次にたとえばｒＡＬＪ　（ＡＬＵを表
わす）等の発信源を、さらに　（ｃ）ｒＴＪまたは「Ｆ
」によりそれぞれ「６９．へ」または「１．、よりｊを
、最後に（ｄ）ｒＰＪあるいは「Ｅ」でそれぞれＰバス
またはＥバス等の送信先を表すものと約束する。　この
ような約束を用いることにより、たとえばｒＨＩＡＬＴ
ＰＪは当該制御コマンドライン４１は「Ｈｌ」すなわち
「半相１」のクロ・ツク期間でオンとなり、かつＡＬＵ
４０からＰバスに導通させるラインであることを意味す
ることとなる。　ラインＤＩＡおよびトランジスタ１０
ｃを介してＤＩババスらＡバスに供給される入力は、「
Ｈ１クローツクでＤＩからＡへ」を表わすコマンドｒＨ
ＩＤＩＴＡＪにより制御される。　図示のビットのキャ
リーインおよびキャリーアウトはラインＣｉｎ、　Ｃｏ
ｕｔで行なわれ、これらラインはＡ　Ｌ　Ｕ　４０の図
示のビー、ト構成段の両側のビット構改段にそれぞれ接
続されている。 キャリーアウトラインＣｏｕｔは、クロ・ツクＱｌ　　
（第２ｄ図参照、以下回）でトランジスタｌｏｄにより
論理１すなわちＶｃｃにプリチャージされ、トランジス
タ１０ｅによってクロ・、りＱｌが低レベルとなった後
１条件つきでディスチャージされる。　　このトランジ
スタ１０ｅのゲートは、制御コマンドライン４１のひと
つに現われるコマンドｒｓｌｓＴ。 ＰＧＪ　入力（クロ・、りＳｌで生成停止を意味する）
にもとづいて、ＮＯＲゲート１０ｆにより駆動される。 　　このＮＯＲゲート１０ｆの出力は、キャリー生成条
件でコマンドｒｓｒｏＰＧＪ　　（生成停止）がアクチ
ブとなったときに、無条件で論理Ｏとなる、　接続点１
０ｇはクロックＱ１で論理ｌにプリチャージされ、トラ
ンジスタ１０ｉを介して接続ａｉｏｈ　と導通する。　
　このトランジスタ１０ｉ　のゲートには反転Ａ入力が
印加される。　同様にキャリー伝播回路における接続点
１０ｊはクロックＱｌで論理１にプリチャージされ、ト
ランジスタ１０ｋ（同じくヒ記反転Ａ入力が印加される
）を介して接続壁１０ｍと導通する。　接続点１０ｈ、
　１０ｎはクロ・νりＱｌで論理ｌにプリチャージされ
９反転Ｂ入力および再反転Ｂ入力により駆動されるトラ
ンジスタ１０ｏと、ＡＬＵＩ−ＡＬＵ４で示す４木の制
御コマンドライン４１（すべてクロックＨ２でオンとな
る）により駆動されるトランジスタＬｏｐとからなる複
合ＮＡＮＤ／ＮＯＲ論理回路により９条件つきでディス
チャージされる。　制御信号ＡＬＵｌ−ＡＬＵ４は、付
表Ｃに記載したＡＬＵの動作を司るものである。　制御
コマンドライン４１のコマンドｒＨ３ＬＯＧＩＣＪは算
術論理制御信号で、このラインが高レベルのときは、Ａ
ＬＵ４０はキャリーインラインＣｉｎをトランジスタ１
０ｑを介して無条件に接地させることにより論理機能を
行なうが、該ライン４１が低レベルにあるときは、キャ
リーインラインＣｉｎは排他的ＮＯＲ回路１０ｐの一方
の入力と導通する。　このときＮＯＲゲート１０ｐの他
方の入力にはヒ記接続点１０ｊからの反転伝播信号が印
加される。 なお、ＡＬＵ４０のＬＳＢへのキャリー人力もマイクロ
コード制御コマンドライン４１により生成され、コマン
ドｒＣＩ　ＦＣＯＪすなわち［キャリーアウトからキャ
リーインへ」の制御信号によって、直前のステートのＭ
ＳＢからのキャーリアウドラインを現在のステートのＬ
ＳＢにおけるキャリーインラインと導通させるとともに
、ｒＳＴＣＩＮＪ制御信号により、ステータスビー、ト
３をキャリーインラインと接続させ、さらにＣ１ｎ制御
信号により、ＬＳＨに無条件キャリーインを生成する、 ワークスペースポインタレジスタ ワークスペースポインタレジスタＷＰの詳細な回路構成
を第５ｃ図の下部に示す、　このワークスペースポイン
タレジスタＷＰは二つのスタチックインへ−タ段Ｗ　Ｐ
　ａを有し、その入力接続点ＷＰｂはクロックＨ２時の
フィードバック出力に接続されている。　この入力接続
点ＷＰｂはトランジスタＷ　Ｐ　ｃを介してＤＩババス
らロードされ。 トランジスタＷ　Ｐ　ｃのゲートにはコマンドｒＨ４Ｗ
ＰＦＤＩＪ　　（クロックＨ４でＤＩからＷＰへ）が入
力する。　インバータ段ＷＰａ間の中間接続ａｗｐｄは
インバータＷ　Ｐ　ｅおよびトランジスタＷＰｆを介し
てＢバスに接続され、トランジスタＷＰｆのゲートには
コマンドｒＨＩＷＰＴＢＪ　　（クロ・、りＨｌでＷＰ
からＢへ）が入力する。 レジスタＷＰはワークスペースポインタとして機能する
ほか、付表Ａの典型的な命令の発信源および発信先のア
ドレスを発生する際は、ＡＬＵ４０に対するＢ入力とし
ても用いられる。　コンテキストスイッチング時には、
メモリ２２に書込みを行なうことによりレジスタＷＰは
セーブされ、この動作のための伝送路は、ＡＬＵ４０の
Ｂ入力とＰバスとにより形成される。　なお、レジスタ
ＷＰのロードはＤＩババス介してチップ外から行なわれ
る。 プログラムカウンタ　゛よびインクリメンタ同じく第５
ｃ図に示すように、プログラムカウンタＰＣは一対のス
タチックインバータＰＣａを有し、その入力接続点ＰＣ
ｂはクロックＱ２でトランジスタＰＣｄを介して入力接
続点ＰＣｃ　と導通する。　この入力接続点ＰＣｃはト
ランジスタＰＣｅを介して垂直のＥバスからロードされ
、該トランジスタＰＣｅのゲートにはコマンドｒＨ４Ｐ
ＣＦＥＪ　　（クロックＨ４でＥからＰＣへ）が入力す
る。　このコマンド信号は、当該レジスタマトリックス
を横方向に通過する制御コマンドライン４１のうちの一
木から供給されるものである。 １−記インバータＰＣａ間の中間接続点ＰＣｆにおける
プログラムカウンタの出力は、トランジスタＰＣｇのゲ
ートに印加され、このトランジスタＰＣｇからトランジ
スタＰＣｈまたはトランジスタＰＣｉおよびラインＰＣ
ＰまたはＰＣＢを介してプログラムカウンタのカウント
内容が垂直方向のＰまたはＢバスに読み込まれる。　こ
の場合の信号の転送を制御するコマンド信号は、コマン
ド「ＨＩ　ＰＣＴＰＪ　　（クロックＨ１でＰＣからＰ
へ）およびコマンドｒＨＩ　ＰＣＴＢＪ　　（クロック
ＨｌでＰＣからＢへ）で、これらは横方向に延びる制御
コマンドライン４１から供給される。　　これら制御コ
マンド“ライン４１のうちの一部にコマンド「Ｈ３ＰＣ
Ｉ　ＮＣＪが現れると、トランジスタＰＣｊがオンとな
ってプログラムカウンタＰＣが歩進する。　すなわち、
クロックＨ１でトランジスタＰＣｋがオンとなって１図
示のプログラムカウンタビットに先行するビットから延
びるキャリーラインＰＣｎと直列に接続されたトランジ
スタＰＣｍのゲートに９図示のプログラムカウンタビー
、トのカウント内容がロードされる。　各ビットにおけ
るキャリーラインは、クロックＱ１でトランジスタＰＣ
Ｄを介して論理１にプリチャージされる。 上記ラインＰＣｎの各ビットのキャリーイン部は、ＮＯ
Ｒゲートを介してトランジスタＰＣｑのゲートに接続さ
れ、該ＮＯＲゲートの一方の入力にはコマンドｒＨ４Ｐ
ｃＦＥＪが入力する。　なお、プログラムカウンタのＬ
ＳＢ段は、１５ビツトのワードアト゛レスがバス４に送
出されるのみであるため、０に配線される。　奇数番の
バイトを用いてバイト動作を行なうには９次の低位の偶
数番バイトをアドルスとしてバイトスワ・７プ回路Ｓを
能動化させることにより、アドレスの１６番目のビνト
がつねにＯとなる。　プログラムカウンタＰＣのその他
の１４ビツトは第５Ｃ図に示すものと同様であるが、た
だし最後のビットはアドレスＦＦＦＦ（ｔｅ速進法を表
わすように切り捨てられる。 メモリアドレスレジスタ 第５ｃ図の上部にメモリアドレスレジスタＭＡの１ビー
、ト分の回路構成を示す、　メモリアドレスレジスタＭ
Ａは１６ビツトの各々に一対の標準的なインバータＭ　
Ａ　ａ　、　　Ｍ　Ａ　ｂを有し、Ｈ２でクローツクさ
れるトランジスタＭ　Ａ　ｃによりフィードパ・ツクさ
れる。　　このレジスタＭＡに対するロードは、該レジ
スタに各ビットごとに別々のラインＥＭＡおよびトラン
ジスタＭＡｄを介してＥバスから行なわれる。　　レジ
スタＭＡ全体で１６個のトランジスタＭＡｄのゲートは
、横方向に延びる制御コマンドライン４１のうちの一部
から供給されるコマンドｒＨ４ＭＡＦＥＪ　　（クロッ
クＨ４でＥからＭＡへ）により駆動され、レジスタＭＡ
の各ビットへのロードはラインＫＭＡおよびトランジス
タＭ　Ａ　ｅを介してレジスタＫ（ラッチ）から行なわ
れる。　　トランジスタＭ　Ａ　ｅのゲートにはコマン
ドｒＨ４ＭＡＦＩｌが入力する。　レジスタＭＡからの
出力は上記２個のインバータＭＡａ、ＭＡｂの中間接続
点から取り出され、トランジスタＭＡｆを介して２個の
出力トランジスタＭＡｇ、　　ＭＡｈに印加される。　
　トランジスタＭＡｇは、制御コマンドライン４１のう
ちの１木から供給されるコマンドｒＨＩＭＡＴＰＪによ
りオンとされ、ラインＭＡＰを介してＰバスに出力し、
またトランジスタＭＡｈはコマンドｒＨＩＭＡＴＢ」に
よりオンとされて、ラインＭＡＲを介してＢバスに出力
する。　　レジスタＭＡ全体の他のビットも同様に構成
され、従ってヒ記Ｅ、Ｐ、Ｂバスにはそれぞれ１６木の
入出カラインが接続されていることとなる。 このようにして構成したレジスタＭＡは通常、はとんど
の命令シーケンスの基本的な一部としてＰバスを介して
バス２３にロードされ、またレジスタＭＡに対するロー
ドは通常、たとえばＷＰに２Ｒを加えることによって１
通常はとんどの命令について行なうアドレス生成の際に
、Ｅバスを介してＡＬＵ４０の出力１０Ｃから行なわれ
る。 データレジスタ データレジスタＤはそれぞれを第５ｂ図に示す回路構成
とする１６ビ・ソトからなり、各ビットは一対のインバ
ータＤａ、　　Ｄｂを有しており、これらインバータは
、Ｈ２でクロックされるトランジスタＤｃを介してフィ
ード゛バックされる。　　このレジスタＤの入力は、ト
ランジスタＤｄおよびラインＥ（１６木のラインＥＤの
うちの１木）を介してＥバスより供給され、このトラン
ジスタＤｄは制御コマンドライン４１のうちの一部から
のコマンドｒＨ４ＤＦＥＪ　　（クロ・νりＨ４でＥか
らＤへ）により制御される。　また該レジスタの出力の
ひとつはＬ記２個のインバータＤａ、Ｄｂ間の中間接続
点ＤｅおよびトランジスタＤｆから出され、このトラン
ジスタＤｒにより、トランジスタＤｇおよび都合１６木
あるラインＤＤＩのうちの一部を介してＤＩババス接続
されている。　この出力は全体で１６個のトランジスタ
Ｄｇすべてのゲートに接続された。制御コマンドライン
４１から供給されるコマンド・ｒＨＩＤＴＤＩＪ　　（
クロックＨ１でＤからＤＩへ）により制御される。　デ
ータレジスタＤの他の出力は計１６木のラインＤＳであ
り、これらラインＤＳの各々はスワップ回路Ｓのトラン
ジスタＳａのゲートに至る。　このトランジスタインバ
ータＳａの出力はゲートに「ストレート」を入力中るト
ランジスタＳｃまたは「スワップ」を入力するトランジ
スタＳｄを介してスワップバスｓｂに接続されている。 　レジスタＤで都合１８個のトランジスタの各々のゲー
トに接続された制御コマンドライン４１は、コマンＦ　
ｒＨ２ＤＴｓｓ」（クロ・シフＨ２でＤからスワーＩプ
ストレートヘ）を送るものであり、またコマンドｒＨ２
ＤＴＳＷ」　（クロー２りＨ２でＤからＳスワップトへ
）ヲ送る制御コマンドライン４１は、上記トランジスタ
Ｓｄのゲートに接続されている。　なお、Ｅバスはバス
トランジスタＤｈ　、Ｄｄを介して、定電圧ＶＣＣにプ
リチャージされている。 上記のように構成したデータレジスタＤはほとんどの場
合、Ｅ／＜スを経由してＡ　Ｌ　Ｕ　４０からデータ出
力を受け取るべく機能するが、ＤＩババスよびＡバスを
介してＡＬＵ４０のＡ入力（第３図）に供給されるＡＬ
Ｕオペラン−人力としてもはたらく、　このようなデー
タレジスタＤは、主としてデータ出力用に用いられるも
のであるが、たとえばレディ（待機）状態やホールド状
態および割り算動作時にも使用される。 Ｋレジスタ（ラッチ） Ｋレジスタ（Ｋラッチ）もそれぞれ同等な１６段（ビッ
ト）からなるもので、そのうちの１段をｍｓｂ図に示す
、　このにレジスタは２個の標準的なインへ−タＫａ、
　　Ｋｂを用い、クロックＨ１でトランジスタＫｃを介
してフィードバーツクされる、　　このインバータ回路
の出力はインバータトランジスタＫｅのゲートに接続さ
れ、このトランジスタＫｅは出力トランジスタＫｆ、Ｋ
ｇに接続されている。　　トランジスタＫｆは制御コマ
ンド゛ライン４工のうちの一部からのコマンドｒＱＩＫ
ＴＰＪ　　（ＫからＰへ）によりオンとなって、にレジ
スタの出力をラインＫＰを介してＰバスに送る。 また計１６個のトランジスタＫｇはコマンドｒＱＩＫＴ
Ｄ　Ｉ　Ｊ　　（ＫからＤＩへ）によりオンとなって、
にレジスタの出力を１６木のラインＫＤＩを経由してＤ
　Ｉ　／＜スに送る。　　ざらににレジスタに対するロ
ードは、トランジスタＫｉ、Ｋｊを介してスワ・ツブバ
スＳからストレート状態またはスワップされた状１ルで
行なわれる。　また制御コマンドライン４１のうちの１
木からのコマンドｒＨ３Ｋ　Ｆ　ＳＳＪ　　（クロック
Ｈ３でスワップストレートからＫへ）により、スワップ
バスが計１６個のトランジスタＫｉ　を経てにレジスタ
の入力と導通し、コマンドｒＨ３ＫＦＳＷＪ　　（クロ
ックＨ３でＳスワップトからＫへ）によりスフ９ブバス
が計１８個のトランジスタＫｊを経てにレジスタの入力
と導通してスワップすなわちバイト動作を行なう。 スワップ回路 第５ａ図に示すスワップ回路は、高位および低位のバイ
トをスワップした状態でライン４３を介して１６ビツト
のデータレジスタＤをＡ／Ｄバッファ４２（第３図）に
、あるいは該バーノファからにレジスタにそれぞれ導通
させるべく機能する回路である。　バイト動作ではアド
レスをスワ＋７プする必要がなくデータのみスワップす
ればよいので、アドレスは通常スワ・ツブバスを通らず
、Ａ／Ｄ八ツ八ツフッ４２続されたＰバスを介して送り
込まれ。 あるいは送り出される。　データはにレジスタを介して
送り込まれ、データレジスタＤを介して送り出されるが
、いずれの場合にもスワップバスＳを経由する。 一時レジスタ 第５ｄ図に一時しジスタＴの１６段（ビー、ト）のうち
の１段の詳細を示す、　この一時レジスタＴは２個の標
準的なインバータ段Ｔａ　、Ｔｂを有し、クロックＨ２
でトランジスタＴｃを介してフィードバックされる。　
レジスタＴからの出力は上記インバ−タ段ａ、　　Ｔｂ
の出力たる接続点Ｔｄに現われ、クロックＱ３でトラン
ジスタＴｇを介して定′屯圧Ｖｃｃにプリチャージされ
る接続点Ｔｆに、反転トランジスタＴｅを介して印加さ
れる。 上記反転トランジスタＴｅと直列に接続されたトランジ
スタＴｈは、制御コマンドライン４１のうちの二木から
供給されるコマンドｒＨＩＮＬＤＩＪ（Ｈ１では命令を
ロードせず）により制御される、Ｐａ続点ＴｆからＢバ
スに直接供給される出力は、ラインＴＢおよびトランジ
スタＴｉ　を通り。 このトランジスタＴｉは横方向に延びる制御コマンドラ
イン４１からのコマンドｒＨＩＴＴＢＪ　　（クロック
Ｈ１でＴからＢへ）により制御される。 上記接続点ＴｆはトランジスタＴｊを介して次の高位の
ビットのＢバスに接続され、ラインＴＬＢ（第３ａ図）
を介して左投に移行する。　接続点Ｔｆはさらにトラン
ジスタＴｋを介して次の低位のビットのＢバスに接続さ
れ、ラインＴＬＢ　（第３ａ図）を介して右投に移行す
る。　これらのトランジスタＴｊ　、Ｔｋは制御コマン
ダライン４１のうちの二本から供給されるコマンドｒＨ
ＩＴｓＬＢＪ（Ｈｌで左シフトしてＴからＢへ）、およ
びコマンドｒＨＩＴｓＲＢＪ　　（Ｈ，ｌで右シフトし
てＴからＢへ）により、それぞれ制御される。　　レジ
スタＴに対するロードはラインＢＴおよびクロックＱ３
でオンとなるトランジスタＴｍのほか、インバータＴｎ
およびゲートにコマンドｒＨＩＴＦＢ」が供給されるト
ランジスタＴｐを介してＢバスから行なわれる。　　こ
の入力はクロックサイクルの％の遅れをもって現われる
ものである。に記インバータＴｎの出力に＃続されたト
ランジスタＴｐの出力は、入力接続点Ｔｑに接続されて
レジスタＴに対するロードを行なう、　また前記接続点
Ｔｆにはさらに、インバータＴｎの出力に接続されたト
ランジスタＴｒおよびゲートにコマンドｒＨＩ　ＴＦＢ
Ｊを受け取るようにしたトランジスタＴｓが直列に接続
されて、Ｂバスにおける遅延時間後のＢバス情報の置換
を行なう信号伝送路を形成する。　　ＡＬＵ４０からの
コマンドｒＦＪ出力（第５ｅ図）はトランジスタＴｔを
介して上記入力接続点Ｔｑに導かれる一方、トランジス
タＴｕにも印加される。　このトランジスタＴｕはトラ
ンジスタＴｖと直列に接続されているものヤ、これらト
ランジスタＴｕ、　　Ｔマはいずれもコマンド「ＨＩＴ
ＦＦＪにより制御される。　　トランジスタエマの出力
はコマンド「ＦＪ出出歩ラインらＢバスへの出力として
接＠屯Ｔｆに供給され、ストレートにあるいは左または
右シフトしてＢバスに引き渡される。 ＭＱシフトレジスタ ＭＱ（掛は算／割り算）レジスタも１６のビットないし
段からなるもので、そのうちの１ビツトの詳細を第５ｆ
図に示す、　このＭＱレジスタは制御コマンドライン４
１のコマンドにより左または右にシフトするもので、掛
は算および割り算命令が発せられた際に機能するもので
あるが、一般的な作業用レジスタとしてもはたらく、　
このためにはまず、入力点Ｍ　Ｑ　ａにコマンドｒＨ４
ＭＱ　Ｆ　Ｅ」によりトランジスタＭＱｂおよびライン
ＥＭＱを介してＥバスから、あるいはコマンドｒＨＩＭ
ＱＦＤＩＪによりトランジスタＭＱｃおよびラインＤ　
Ｉ　ＭＱを介してＤＩババスらロードを行なう、　　２
段のインバータＭＱｕ、ＭＱマからなるインバータ回路
はクロックＱ３でトランジスタＭＱｄを介してフィード
バックされ、第１段インバータＭ　Ｑ　ｕの出力はクロ
ックＨ２でトランジスタＭＱｅを介して第２段インバー
タＭＱマの入力と導通する。　　トランジスタＭＱｆは
左シフトの機能を行なうもので、ト記入力点Ｍ　Ｑ　ａ
をＭＱレジスタの次の低位のビットにおける対応入力点
Ｍ　Ｑ　ａに接続する。　　これは制御コマンドライン
４１のうちの二木にコマンド丁ＭＤ４ＭＱＳＬＪが現わ
れた際に行なわれる。　なお、このコマンドのＨＯ２は
、このような動作が吹のステートタイム、すなわち当該
マイクロコードが制ｍＲＯＭ４５で生成されたときから
、１クロツクサイクル遅れて行なわれることを意味する
ものである。　制御コマンドライン４１にコマンドｒＨ
Ｄ４ＭＱｓＲ」が現われると、トランジスタＭＱｈがオ
ンとなって、接続点Ｍ　Ｑ　ａがレジスタの次の高位の
ビットの対応接続点Ｍ　Ｑ　ａと導通して右シフトが行
なわれる。 ＭＱレジスタの内容は入力点Ｍ　Ｑ　ａを出力点ＭＱｋ
に接続するインへ−タＭ　Ｑ　ｉおよび反転トランジス
タＭＱｊ　　（再反転用）からなる回路を介してＥ、Ｐ
、Ｂバスに供給される。　この出力点ＭＱｋは、コマン
ドｒＨＩＭＱＴＢＪ　、ｒＨＩＭＱＴＰＪまたはｒＨＤ
　ＩＭＱＴＥＪが現われることにより、トランジスタＭ
　Ｑ　ｒａを介してこれらバスＢ、Ｐ、Ｅバスにそれぞ
れ接続される。　第１段インバータＭ　Ｑ　ｕの出力Ｍ
　Ｑ　ｎはトランジスタＭＱｂがオンとなってコマンド
ｒＨ４ＭＱＦＥ」によりトランジスタＭ　Ｑ　ｑがオン
となったときに。 第２段トランジスタＭＱマと該トランジスタＭＱｑを介
して導通する。 ステータスレジスタ １６ビツトステータスレジスタの１ビット分の回路構成
を第５ｇ図に示す、　この回路は一対のインバータＳＴ
ａ、　　ＳＴｂ衛有し、クロックＱ４でトランジスタＳ
Ｔｃを介してフィートノ＜ツタされる。　入力点ＳＴｄ
に対するロードはコマンド［ＨＩ　５ＴＦＥＪの出現時
に、トランジスタＳＴｅを介してＥバスから行なわれる
。　この入力点ＳＴｄのセットないしロードは、他の複
数個のトランジスタＳＴｆにより、他の信号源、たとえ
ば制ＷＲＯＭ４５からの制御コマンドライン４１のうち
。 他の適当なラインから供給される信号により行なわれる
こともある。　　ステータスレジスタＳＴの出力は、ヒ
記インバータＳＴａ、ＳＴｂの中間接続点ＳＴｇから反
転トランジスタＳＴｈにより取り出され、制御コマンド
ライン４１のコマンド「ＨＤＩＳＴＥ＋による制御のも
とに、転送トランジスタＳＴｉを介してＥバスに伝えら
れる。 制御ＲＯＭ４５から制御コマンドライン４１に供給され
るコマンドには、１２個の制御ステータス信号Ｃ５Ｉ〜
ＣＳ　１２および２個のセットステータス信号ＳＳ１．
ＳＳ２があり、付表Ａの命令セ−，）およびステータス
ビットの表わす内容に基いてステータスビットをセット
し、あるいは条件つきでセットする。 命令レジスタ 命令レジスタも１６ビー２トレジスタとして構成され、
その各ビットの詳細は５ｇ図に示すごとくである。　す
なわち、該レジスタＩＲは２個のインバータ段Ｉ　Ｒａ
、　　Ｉ　Ｒｂを有し、クロックＨ２でトランジスタＩ
Ｒｃを介してフィードバックされる。　またこのレジス
タに対するロードはコマンドｒＨ４１ＲＬＤＪによりト
ランジスタＩＲｅを介して入力改ＩＲｄで行なわれる。 　さらにレジスタＩＲはコマンドｒＨＩ　ＩＲＣＬＲＪ
でトランジスタＩＲｆを介して入力ａｘＲａを定電圧源
ＶＣＣと導通させることによりクリヤされる。　命令レ
ジスタＩＲからの正相および補相出力は接続点ＩＲｇ、
　　ＩＲｈから取り出され、信号ＩＲＱ−ＩＲ１５とし
てグループ検出回路５０（第３図）に送られ、エントリ
ポイントアドレス等を生成するのに用いられる。　　ワ
ークスペースにおける各レジスタのアドレスを表わすビ
ー２トが入力すると、これらビットは、命令レジスタに
達する前に制御コブンドラ、イン４１のコマンドにもと
づいてＡＬＵ４０のＡ入力に供給され９発信源および送
信先のアドレスを生成する。 命令レジスタＩＲおよびステータスレジスタＳＴの出力
のうち、あるものはジャンプ検出回路５６（第３図）に
おいて、付表Ａの命令セットにより表わされるジャンプ
命令やジャンプ状態の何れかを検出する。　　ジャンプ
検出回路５６に入力するトランジスタビットは５ＴＯ−
５Ｔ３．Ｓｒ１゜５ＴＯ−Ｓｒ１．ｌＲ４−ｌＲ７およ
びｌＲ４−ｌＲ７である。 グループ検出回路５０は１５個のＩＲヒビ−トおよびそ
の補数ビットを受け取って、命令ワードが１１のグルー
プのどれに入るかを判定する。　　この判定は先頭のビ
ットコマンド「１」の位置にもとづいてなされる６　つ
いで次の４ビー、トフィールド（場合によっては３ビツ
トフイールドでも、２ビ”ｔ　トフィールド′でもよい
）を用いてＰＬＡ　（プログラマブルロジックアレー）
でエントリポインアドレスを生成する。 コンブレスト　（圧縮）制御ＲＯＭ ＣＰＵ２１の動作を司る制御コマンドライン４１のマイ
クロコードコマンドは、第６図に示すようにして制御Ｒ
ＯＭ４５で生成される。　前記米国特許第４．４０２．
０４４暑の教示により、この制御ＲＯＭはコンブレスト
（圧縮）型として構成されているため、チップにおける
占有面積を大いに低減しうるうえに、ワイドワード方式
としであるため、コントロールビット、たとえばテスト
モードで使用するコントロールビットの加算処理が容易
である、　この制御ＲＯＭ４５は、８木ある入力アドレ
スライン４８ａ、　４８ｂに与えられる各アドレスにつ
き。 それぞれ相異なるマイクロコードコマンドの組合せセッ
トを生成し、各アドレス入力は２分割されて４ビツトの
Ｘアドレスがライン４８ａに、同じく４ビツトのＹアト
゛レスがライン４８ｂにそれぞれ供給される。　この場
合、可能な２５６個のアドレス入力の各々につき、出力
の組合せをただ一種類ずつ生成することも可能であるが
、命令セットの成立には２５６以下の状態があればよい
ので９通常の実施態様ではＬ記憶合せの種類は２５８以
下でよい、　たどえば付表Ａの命令セシトを実行するＣ
ＰＵの場合は、約１５０のアドレスないしマイクロコー
ド状態を用いて、約１２０ないし１３０木の制御コマン
ドライン４１にコマンドを選択的に供給することができ
る（ライン４７用のマイクロジャンプアドレス８個を含
む）。 前述のように、制御ＲＯＭ４５はＸ選択部４５ＸとＹ選
択部４５Ｙとに二分され、Ｘ選択部４５ＸはＩＢ木のＸ
ラインにより、またＹ選択部４５Ｙは設定圧縮度により
適宜選定した大数のＹラインにより。 それぞれ構成されている。　なお、ライン４８ｂのＸア
ドレスは、櫟進的なデコーダを用いてＩＢラインのうち
１木を選択するものである。 レジスタ間加算　　のマイクロコード状態どのようなプ
ロセッサにおいても、もっとも普通に用いられる命令は
加算命令コマンドｒＡＤＩ）Ｉである。　この場合、加
算さるべき二つのオーペランドは、水側においてはロー
カルＲＡＭ２２（第２図）の各レジスタからバス２３を
介して得られ、演算結果は該ローカルＲＡＭ２２の適当
なレジスタに記憶される。　　アドレスモードとしては
、米国特許第４，４０２．０４４号に説明されているよ
うに。 貞接アドレスモーＶ９間接アドレスモード、自動歩進モ
ード、指標つきアドレスモード、即値アドレスモード、
相対アドレスモード等、各種の７ルスモードを使用する
ことが可能であるが、水側ではワークスペース内に位置
する一方のオペランドには、レジスタ直接アドレスモー
ドを用い、他方、ワークスペース内にアドレスが位置す
るレジスタ内の他方のオペランドには、レジスタ間接ア
ドレスモードを用いる。　加算結果は同一のレジスタに
記憶され、このレジスタはオペランドに対して直接アク
セスされる。　なお、加算命令はプログラム作成の際、
アセンブラ語でコマンド「ＡＤＤ　　＊Ｒ，Ｒ１と称す
る。 水側においてはさらに、加算命令の実行に７個のコマン
ド［ステート１タイムないしクロックサイクルのそれぞ
れ一部を用い、各マイクココ−１ステートタイム期間中
に、制御ＲＯＭ４５により相異るマイクロコードコマン
ドの七ウドを生成させる。　　　ＣＰＵ２１に…いるク
ロシフのタイミングシーケンスは第２ｄ図に示すような
もので、互いに重複期間をもつ４種の半サイクルクロ９
りＨｌ。 Ｈ２，Ｈ３，Ｈ４を舎む、　クロｌりＨ４はあるステー
トタイムと、これに引き続くステートタイムのそれぞれ
一部からなるものであることは無論である。　各ステー
トタイムはざらに属すイクルクロヤクＱ１．Ｑ２．Ｑ３
．Ｑ４を舎む、　水側の装置はＮチャンネルトランジス
タを用いて構成されており、従って、上記各クロックは
いずれも上極性である。　またステートタイムは２００
ナノ秒、すなわち反復頻度は５メガＨｚとし、チップに
対するクロック人す０．すなわち水晶振動子の発振周波
数はステート周波数の４倍、つまり約２０メガＨｚとす
る。 ローカルＲＡＭ２２はＣＰＵ２１のステートタイム期間
内にアクセスすることができるため、あるステートタイ
ムのクロ７りＱ２の期間中にバス２３にアドレスが送り
出されると、同じステートタイムのクロシフＱ４または
Ｈ４期間中にアドレスされた場所の内容がバス２３に現
われて、ＣＰＵ２１に入力される。　本例における加算
命令を実行するにはメモリアクセスを４回行なう必要が
あり、最初のメモリアクセスで命令をフェッチし、′＆
の２回のメモリアクセスでコマンド「発信源Ｊオペラン
ドおよびコマンド「送信先Ｊオペランドをそれぞれフエ
−７チし、最後のメモリアクセスで演算結果をローカル
ＲＡＭ２２のコマンド「送信先Ｊの番地に記憶させる。 ここで例として想定した現在の加算動作命令は、先行す
る命令の実行が完了する前にフェッチされるもので、こ
のようなブリフェッチ方式を用いることにより演算速度
を高めることが可能となる。　この場合、先行する命令
も加算の場合のようにＡＬＵサイクルおよび送信先の書
込みを用い、かつ現在出されている命令に引き統〈次の
命令も油室命令と同様のものであるとすると、現在の加
算命令によって一部占有されているマイクロコードステ
ートタイム７周期分のうち、最初の２周期分については
先行する命令と現在の命令が共有し、最後の２問期分に
ついては現在の命令と次の命令が共有し、突って串間の
３問期分のみが現在の命令のみにより使用されることと
なる。 下の表は、Ｆ記の加算命令コマンドｒＡＤ　Ｄ木Ｒ，Ｒ
Ｊを実行するためのマイクロコード状態を示すものであ
る。（表中、Ａ／Ｄバスはアドレス／データバスの略で
あり、またＤＥＮはデータイネーブルメモリコマンドを
表わす、）ステートタイムＳ１ ステートタイムＳ２ ステートタイムＳ３ ステートタイムＳ４ ステートタイムＳ５ ステートタイムＳ６ ステートタイムＳ７ 上に示すように、７周期分のステートタイム５Ｌ−５７
のうち、まずステートタイム３１（先行する命令と重複
する）期間では、Ｐレジスタ内のアドレスをバス２３に
送り出してメモリスペース内のある場所にアクセスする
ことにより、現命令のワードをフェッチする（Ｊ−、記
メモリスペースはり一りスペース令データに用いるＲＡ
Ｍ２２ではなく、プログラムを記憶したＲＯＭ２？とす
るのが普通である）、　　そうすると、このアクセスし
た場所の内容が、バス２３に戻されると共に、命令レジ
スタＩＲにロードされる。　次のステートタイムＳ２期
間では、先に行なった演算の結果がメモリアドレスレジ
スタＭＡ内のＲＡＭ２２の位置に書き込まれる。　　こ
の場合、ＭＡレジスタの記憶内容がバス２３に送り出さ
れた後に、前の加法演算の結果が書き込まれる。　一方
では、Ｓ１期間中にブリフェッチした命令ワードから取
り出された数に、ＷＰレジスタの記憶内容がＡＬＵ４０
内で３２期間中に加算される。　　この数は前述のよう
に発信源レジスタ番号の２倍すなわち２Ｒである。　従
って発信源レジスタのアドレスが３２期間中に計算され
てＭＡレジスタに記憶される。　つづいてステートタイ
ム５３期間中に、このアドレスがバス２３に送４Ｊ出さ
れて、ワークスペースの選択されたレジスタに記憶され
ている発信源アドレスをアクセスする。　　この発信源
アドレスはＲＡＭ２２から読み出された後、バス２３を
介して戻され、ＣＰＵ２１内のＭＡレジスタおよびにレ
ジスタに記憶される。　ステートタイムＳ４期間では１
発信源オペランドのアドレスかにレジスタからバス２３
に送り出され、ローカルＲＡＭ２２におけるこのアドレ
スが、バス２３でにレジスタに戻される。 ３４期間中にはさらに、ＷＰレジスタの記憶内容を命令
ワードの「ＤＪフィールドの２倍（表中２Ｄで表わ−ｆ
）に加算して、その結果をＭＡレジスタに記憶させるこ
とにより、ＡＬＵ４０で送信先アドレスを計算する。　
ついでＳ５期間では。 このようにして計算されたＤアドレス（ワークスペース
内にあり、従って「直接」アドレスである）は、バス２
３を経由してＭＡレジスタから送り出され、一方、にレ
ジスタのオペランドがＴレジスタに移行される。　次に
ＲＡＭ２２のアドレスされたレジスタの記憶内容がバス
２３を介して戻され。 同じ＜５５期間中にＣＰＵ２１のにレジスタに記憶され
る。　これをもって加法演算が実行可能な状態となり１
発信源オペランドはＴレジスタに、送信先オペランドは
にレジスタにそれぞれ格納される。　従って次の５６期
間では、にし、ジスタおよびＴレジスタの記憶内容を加
算して、その結果をＤレジスタに記憶させることにより
、加法演算を実行する。　ただし３６期間中には、プロ
グラムカウンタＰＣ（すでに歩進されている）内のアド
レスをローカルバス２３に送り出し、かつこのアドレス
の内容をバス２３を介してＲＯＭ２？から受け取って、
Ｓ７期間中にＣＰＵ２１の命令レジスタＩＨにロードす
ることができるようにするこによって、　次の命令がプ
リフェッチされる。　この３７期間中にはさらに、ＭＡ
レジスタ内のアドレス（３４期間中に計算されたＤアド
レス、すなわち送信先アドレス）をバス２３にまず送り
出した後、Ｄレジスタの記憶内容をバス２３に呼び出す
ことによって、現在の加算命令の演算結果がＲＡＭ２２
に書き込まれ９、かくて命令ｒＡＤＤ　　＊Ｒ，ＲＪの
実行が完了する。　なお、３７期間中にはワークスペー
スポインタＷＰの内容をＳ６期間中にアクセスした命令
ワードのＳフィールド（発信源アドレスフィールド）の
２倍（表中２Ｒで表わしである）に加算することによっ
て１次の命令の発信源アドレスをＡ　Ｌ　Ｕ　４０で計
算するため９次に行なう加法演算が２ステ一トタイム分
だけすでに実行シーケンスに入っていることになる。　
すなわち、−ヒの表のステートタイム３６．Ｓ７はステ
ートタイムＳＬ、Ｓ２にそれぞれ相当する期間である。 第７図に上記ｒＡＤＤ　　＊Ｒ，ＲＪの命令ワードを示
す、　　この命令ワードは１０ビツトワードで、Ｓ１期
間中にその読み出しが行なわれ、大側の場合には、ＰＣ
レジスタによりアドレスされた場所の内容が読み出され
る。　まず最初の３ビツトフイールドｒｏ　１０Ｊが「
ＡＤＤ」を表わし。 ビット番号３のｒＢＪフィールドで、バイト動作である
かワード動作であるかを指定する。　大側・では便宜上
ワード動作とする。　Ｂ＝１ならばオペランドはいずれ
もバイトであり、オペランドアドレスはバイトアドレス
である。　またＢ＝Ｏの場合はオペランドはワードであ
る。　ざらにＴＤフィールド゛およびＴＳフィールド、
すなわちピッ）　４．５．１０．１１は当該オペランド
のアドレスモードをきめるためのもので、大側ではＴＳ
フィールドは「００ＪとしてＳフィールド（ビット１２
〜１５）で送信先オペランドを有するワークスペースの
レジスタ番号を表わす、　またＴＤフィールドは９間接
ワークスペースレジスタアドレスモードを意味する「Ｏ
ｌ」として、Ｄフィールド（ピッ（６−９）で送信先オ
ペランドのアドレスを有するワークスペースのレジスタ
番号を表わす。 つぎにｒＡＤＤ　　＊Ｒ，ＲＪ命令の実行につきさらに
詳細に考案するが、前掲の表はこれに関して、各種レジ
スタやバスにおける時間の関数としての内容を示してお
り、以下これらレジスタ壱バスのマイクロコードステー
トタイムに関連する動作や、これら動作を得るべくライ
ン４１に出力される制御信号等につき検討することとす
る。 ステートタイム３１期間中は、クロックＨ１時にコマン
ドｒＨＩ　ＰＣＴＰＪ　　（第５ｃ図）のライン４１が
高レベルとなって、トランジスタＰＣｉがオンとなり、
ＰＣレジスタの記憶内容がＰバスに現われる。　そこで
ＤＥＮ　（データイネーブル）コマンドがクロックＨ１
で高レベルとなって、Ｐバスの信号が出力バッファ４２
（第３図）、ひいてはバス２３にロードされる。　この
ときＰＣレジスタは、クロックＨ：１間中にライン４１
に現われるコマ７ドｒＨ３ＰｃＩＮｃＪにより歩進され
、第５ｃ図のトランジスタＰＣｊおよびＰＣｍがオンと
なるため、後の３６期間中に次の命令がアクセスされる
准備がととのう、　クロックＨ２で上記ＤＥＮ信号がコ
ントロールライン４１に現われて、クロ７りＨ３でライ
ン２４のうち一本にＤＥＮコマンドが生成され、クロッ
クＱ４でＲＡＭ２２がバス２３にデータの出力を開始す
ることが可能となる。　　ここでフェッチされた命令ワ
ードは、クロックＱ４で始まる期間、バス２３に現われ
ており、ブランク時以外はクロックＨ３ごとに生成され
るコマンドｒＨ３ＫＦｓｓ」により、ラインＳＫを介し
てにレジスタにロードされる。　このコマンドｒＨ３Ｋ
ＦＳＳＪにより、第５ｂ図に示したトランジスタＫｉ都
合１６個がオンとなる。　この３１期間中には、先行す
る加算命令に対する演算が、Ｓ６期間につき後述する手
順と同様の手順で行なわれて。 その演算結果をＥバスに送り出す、　また制御コマンド
ライン４１の１太には、コマンドｒｓＡＭＰＩＩ　　（
サンプル割込み）が現われて９割込みメモリのサンプリ
ングが行なわれるため９割込みがある場合には、コンテ
キストスイー２チング動作が起る。 次の８２期間中は、コマンドｒＱＩＫＴＤＩ」が高レベ
ルとなり、計１６個のトランジスタＫｇがオンとなった
ときに、にレジスタ内の命令がクロックＱ１でＤＩババ
ス伝えられる。　なおこのコマンドｒＱＩＫＴＤＩ」は
、制御コマンドライン４１によりブランクされない限り
、クロックＱ１ごとに現われるコマンドである。　クロ
ックＨ１で、コマンドｒ２ｓＴＡＪによりＤＩババス命
令ワードのＳフィールドが左シフトして、第５ｅ図に示
すように、４個のトランジスタＣａを介してバスのビッ
ト１１〜１４に伝えられる。　クロックＨ１でコマンド
ｒＨＩＷＰＴＢＪ−によりトランジスタＷＰｆがオンと
なって、ワークスペースポインタＷＰの内容がＢバスに
伝えられ、かくてＢバスにはオペランドＷＰが、またＡ
バスにはオペランド２Ｒがそれぞれ現われるため、ＡＬ
Ｕ４Ｇが（クロックＨ２およびＨ３で）動作すると、そ
の和（ＷＰ＋２Ｒ）に相当するメモリが、クロックド３
期間中に接続点１０ｃで生成される。　遅延クロックド
１時、すなわち遅延した１ステートタイムで。 コマンドｒＡＬＴＥ」が制御コマンドライン４１に現わ
れ９次のサイクルのクロックＨ１でＡ　Ｌ　Ｕ　４０の
出力がトランジスタ１０ａを介してＥバスに供給される
。　なお、このＳ２期間中にはステートタイムＳ７につ
き後述するように、クロックＨ４でＥバスから入力した
ＤレジスタがＲＡＭ２２に、先行する命令に対する演算
結果が書き込まれる。 Ａ　Ｌ　Ｕ　４０の出力は、クロックＨ１で３２期間中
にＥバスに送られる（Ｓｔ期間中におけるＨＤＩと同様
である）。 ３３期間中には９発信源アドレスを含むレジスタのアド
レスが、ＡＬＵ４０の動作により生成される。　　この
ＡＬＵ動作ではクロックＨ１でコマンドｒＨＩＷＰＴＢ
ＪによりトランジスタＷＰｆがオンとなって、ワークス
ペースポインタＷＰの内容がＢバスに伝えられ、これに
より第５ｇ図の命令レジスタＩＲのビット１１〜１４が
トランジスタＩＲｅを介してＤＩババスビット１１〜１
４へそれぞれ伝えられる。　コマンドｒＩＲ２ＤＪによ
り、命令ワード（第７図）のＤフィールドが、１ビット
分だけ左シフトして２進数の２を乗算し、ＤＩババス経
由して加算回路（Ａ　Ｌ　Ｕ　４０）のＡ入力に供ｆ４
ｆ、　サれる。　　　ＡＬＵ４０はデフオールドルール
り加法演算状態にあって，コマンドｒＡＬＵ１」〜ｒＡ
ＬＵ４Ｊが不在であり，入力１０ｃは次のステートタイ
ムのクロックＨｌで，トランジスタ１０ａ　（第５ｄ図
）のゲートにコマンドｒＨＤＩＡＬＴＥ」が入力するこ
とにより，Ｅバスに供給されるＣＰＵのテスト 以り，付表Ａの命令セットを実行する場合のＣＰＵ２１
の通常の動作につき説明した．　ただしこのＣＰＵ２１
を含むチップのテストを行うためには，上記以外の機能
がさらに必要である．　このワンチップＣＰＵデバイス
のテストをあらゆる命令を用いて行なうことは９使用す
るデータに依存する障害が若干あるため，きわめて時間
がかかるとともに，全面的に決定的なものとはならない
。 さらに、スタックフォールト、すなわち内部バスが論理
１またはＯにはりついた状態が生ずると、椙ではあるが
条件次第では，誤り動作が招来されることもある．　従
ってダイナミックメモリデバイスのテストを行なう際に
は，ＣＰＵのレジスタ内のあらゆるビットおよびＡＬＵ
内の接続点のテストは，種々のデータや制御信号のパタ
ーンにつき行なうことが必要である。 ＣＰＵ２１のテストは，テスト以外には何の機能ももた
ず従って付表Ａの標準的な命令セットの実行には何ら使
用されない付加的なマイクロコードを，コントロールＲ
ＯＭ４５から生成させて用いることにより行なう．　こ
のテスト用マイクロコードは，特定の制御コマンドライ
ン４１およびマイクロステートを用い．さらに標準的な
命令セットのための多数の現存のマイクロコードステー
トと同様の信号の組合せを，これらの制御コマンドライ
ン４１に生成させて用いるが．動作シーケンスが上の表
に示した標準シーケンスとは常に相異るものであるため
，マイクロジャンプアドレスも相異るものとなる。 ＣＰＵ２１の各種レジスタのレジスタビットは、第８図
に示すようなメモリＭ　Ｅ　ｉおよび出力ＭＥｏを有す
るメモリエレメントＭＥと考えることができる．　入力
Ｍ　Ｅ　ｉには２個の信号源ＩＮ−Ａ，ＩＮ−Ｂから入
力ビットが供給され，これら入力ビットの入力ラインは
．複数個のトランジスタのゲートに接続された接続点Ｉ
Ｎ−１，ＩＮ−２により制御される。　一方、出力Ｍ　
Ｅ　ｏも、たとえばＭＱレジスタ（第５ｆ図）において
ＰバスまたはＢバスに至る出力や、にレジスタ（第５ｂ
図）においてＰバスまたはＤＩババス至る出力のように
、２本以上の出力バスに接続されている。　ただし、フ
ォールトフラシシング（欠陥洗い出し）の概念の説明を
単純化するため、以下の記載では入力についてのみ説明
する。　この場合、たとえば第８図に示す一般回路の入
力は、第５ｃ図におけるＭＡレジスタの１ビツトにトラ
ンジスタＭ　Ａ　ｅおよびＭＡｄを介して接続される入
力コマンド「ＭＡＦＤＩＪおよびｒＭＡＦＥ」にそれぞ
れ相当するものであり、この場合のＤＩババスよびＥバ
スは、それぞれ第８図のＩＮ−ＡおよびｌＮ−Ｈに対応
する。 第８図の回路についての真理値表を付表りに示す、　同
表においてパターンＴ−Ｚは入力データビットＩ　Ｎ−
ＡおよびＩＮ−Ｂと、制御信号ｌＮ−１およびｌＮ−２
の各種の組合せを示すもの・　　で、良好な回路と欠陥
を含む回路についての初期化サイクルＩ　　（Ｔ）およ
びテストサイクルＭ（Ｔ＋１）のメモリ出力Ｍ　Ｅ　ｏ
を示すものである。 欠陥の可能性はそれぞれ各入力について、たとえば論理
１にスタックした（はりついた）場合は「Ｓ＠ＩＪで、
また論理Ｏにスタックした場合は「Ｓｅ２」で、それぞ
れ示しである。　表示のパターンはありうべき欠陥をす
べて検知するのに必要なものである。　すなわち、パタ
ーンＴは制御ビ、、　トＩ　Ｎ　−１の！たは制御入力
ｌＮ−２の「ＳＯ２」すなわち「スタックｌ」状態を検
知するためのものであり、パターンＵおよびパターンＷ
は。 制御ビットｌＮ−１およびｌＮ−２の「Ｓ′＠０」すな
りち「スタック０」状態を、パターンＸおよびパターン
ＺはデータビットＩＮ−ＡおよびＩＮ−ＢのｒＳ＠ＩＪ
すなわち「スタック１」状態を、またパターンＶおよび
パターＹはデータビットＩＮ−ＡのｒＳ＠Ｏ」すなわち
「スタックＯ」状態をそれぞれ検知するものである。 、ヒ記のような付表りのテストをＣＰ　Ｕ、２１の各レ
ジスタで実行するためには、これらレジスタの各々につ
いてアルゴリズムをマイクロコード型式で書き込んでお
く必要がある。　たとえば最初の状態では、入力データ
をすべて高レベルとしてメモリエレメントを（すなわち
各レジスタを構成する１６ビツトをすべて同時に）初期
化する。　このためにはコマンドｒＤＥＮ」を出力した
状態でバス２３を介してｒＦＦＦＦＪ　　（１８進数）
を入力し。 選択されたレジスタの２木のバスないし信号源。 たとえばＭＡレジスタビットの場合のにレジスタおよび
Ｅバス、あるいはＭＱレジスタビットの場合のＤＩババ
スよびＥバス、に−ヒ記データ（ＦＦＦＦ）を入力させ
るマイクロコードを選択する。 この時点ではこれら２人力のための制御信号は、たとえ
ば制御コマンドライン４１におけるｒＫＴＭＡＪおよび
ｒＥＴＭＡＪマイクロコードビットあるいはｒＤ　ＩＴ
ＭＱＪおよびｒＥＴＭＱＪマイクロコードビーｔ　トに
より、高レベルに保持される、　　メモリ内容は、（１
）当該レジスタにＰバスおよびバス２３を介して出力さ
せることによってテストマシンにより外部チェックを行
なうか、または（２）ＡＬＵ動作およびその演算結果に
応じて、ステータスの飛越しまたは割込みを行なうこと
により、高レベルであると判定される。　以上で初期化
サイクルＩ　（Ｉ）は終りである。　ついでパターンの
状態が設定される。　このためには、制御アドレスライ
ン４１の適当なマイクロコードビットにより制御信号を
すべて低レベルとし、入力データ（ハス等）もマイクロ
コードコマンドにより。 あるいはデータ入力を論理ゼロとすることにより低レベ
ルとする。　　この時点で前記と同様にしてメモリ内容
のチェックを行ない、付表りに基いてその結果を検出す
ることにより、いずれかの入力が「スタックｌ」状態に
あるかどうかが判定される。　こうしたシーケンスが各
レジスタについて、またＡ、Ｂ、ＤＩ、Ｐバス自体につ
いて緑り返される。　通常の作業と異るところは、テス
ト用マイクロコードの接続点を２個の入力が同時に駆動
しようとすることであるが、これは標準的な命令セ９ト
を実行する際には、不要であるどころか、きわめて好ま
しくない状態である。　とはいえ、この状態はスタック
フォールトの検知には必要なものではある。　スタック
フォールトが存在する場合には１通常の動作時において
もたしかに誤りが発生することがあるが、この種の誤り
はデータ依存性をもつ場合があるため、徹底的かつ時間
のかかるパターンをテストマシンに用いる必要もありう
る。 ソノ他のパター７Ｕ、Ｖ、Ｗ、Ｘ、Ｙ、Ｚについては、
まず上述のようにし！初期化を行なってメモリのビット
がすべて高レベルになったことを確認する。　ついで選
択されたレジスタの選択された２人力に付表りの真理値
表により与えられる値に従ってデータを入力し、同じく
この真理値表に従って２つの制御入力を定めて、メモリ
の各ビットが高レベルないし低レベルであることを確認
する。　この作業は可能な組合せすべてについてチェッ
クが済むまで反復される。　一般には。 ある時点である入力に現われるビットはすべて１かまた
は０である。　　この同一シーケンスをＣＰＵのレジス
タすべてについて行なうことにより。 ループ内における当該時点での反復回数が増大するが、
変化するのは入力データのみであるため。 マイクロコードの状態数が増大することにはならない、
　以、ヒのパターンにより、制御メモリの［スタックＯ
Ｊ、データビットの「スタックＯＪ。 あるいは同じくデータビットの「スターツクｌ」状態の
チェックが行なわれる。 ＣＰＵ２１のテスト項目としてはさらに、コントロール
ＲＯＭ４５からのコマンド出力４１のチェックがある。 　　このテストを行なうためには、チップのコントロー
ルＲＯＭ４５の出力にシフトレジスタＳＲを設け（第６
図）、特定のマイクロコードビット「＃ＬＤＣＲ」によ
り、該コントロールＲＯＭ４５の出力をこのシフトレジ
スタに並列入力する。　標準的な動作時にはこれら出力
４１は、レジスタＳＲに入力されることはないが、テス
ト時には上記ピッｈ　ｒ＃ＬＤＣＲＪが現われて、たと
えば１３０個（その他何個でもよい）のビットが１サイ
クル期間中にレジスタＳＲにすべてロードされ、次の１
３０サイクルで出力ビンのひとつ、たとえばバス２３の
アドレス／データＩ１０ビンで上記ビットがシリアルに
クロックされる。　いま仮にコントロールＲＯＭ４５に
２５６個の可能なアドレスがあるとすると、このシーケ
ンス全体としては２５６回繰り返すことが必要である。 　コントロールＲＯＭ４５のアドレスは、カウンタＴＣ
からライン４６に供給される。　このカウンタＴＣは、
たとえば８ビツトシフトカウンタで、リセット時にゼロ
状態となり、マイクロコードビットｒ＃ＬＤＳＲＪが入
力する度に歩進するようになっている。　かくて付表Ｅ
にｒＴＥＳＴ−Ｊ　、ｒＴＥｓＴＯＪ、ｒＴＥｓＴＩＪ
　、ｒＴＥＳＴ２Ｊで表示した４木のテストピンに９選
択されたコード入力が現われて、テストコントロール回
路からコントロールビットｒ＃ＬＤＳＲＪが出力され、
このビットによりカウンタＴＣが歩進され、コントロー
ルＲＯＭ４５から一連のマイクロコードコマンド４１が
出力されて（ＣＰＵ内で処理されるのではなく）上記シ
フトレジスタＳＲにロードされる。　次のたとえば１３
０クロー、クサイクル期間中に、このマイクロコードワ
ードが１回に１ビツトずつシリアルにシフトして、外部
のテストマシンで既知の値と比較される。 オンチップタイマ 第９図に前記タイマ２５をブロック形式で示す、　この
タイマ２５は５１２ビツトのプリスケールカウンタ２５
ａを含み、このブリスケールカウンタ２５ａは、その人
力２５ｂにローカルタロツクを受けて出力２５ｃに逆歩
進（デクレメシト）信号を発生する。　　このようなプ
リスケールカウンタ２５ａは。 周知の排他的ＯＲフィードバックを有する擬似ランダム
シフトカウンタにより、構成することができる。　出力
２５ｃは約１７０マイクロ秒ごとに生成され、タイマデ
ータレジスタ２５ｄに送られる。 このタイマデータレジスタ２５ｄにはタイマラッチ２５
ｆから入力２５ｅを介して８ビ、ｈ値がロー１される。 　　このタイマラッチ２５ｆにはローカルバス２３から
ロードされ、その内容はこのローカルバスによりアクセ
スされたメモリスペース内に現われる。　ラッチ２５ｆ
の内容はさらに、伝送路２５ｇを介してローカルバス２
３を経由してＣＰＵ２１によっても読み出される。　同
様にして、上記タイマデータレジスタ２５ｄの内容もロ
ーカルバス２３によりアクセスされたメモリスペースに
現われるため。 該内容も伝送路２５ｂを介してローカルバス２３を経由
して、ローカルＣＰＵ２１により読み出される。 プリスケールカウンタがゼロ状態に速歩進して出力２５
ｃを生成するたびに、レジスタ２５ｄも速歩進し、この
ため、ラッチ２５ｆおよびローカルバス２３からこのレ
ジスタ２５ｄにロードされた値があるカウント数に達す
ると、レジスタ２５ｄはオールゼロ状態となる。　この
状態は９通常の形式のＮ。 Ｒ構成としたゼロ検出回路２５ｉにより検出される、　
このゼロ検出回路２５ｉの出力２５ｊは、セットリセッ
ト型フリップフロー７プ２５にのセット入力に接続され
、このフリー、プフロップ２５にのリセット入力２５ｍ
には、ＭＰＳＴＳコントロールレジスタの一定のビット
が入力する。　いまたとえばリセット状態にあったフリ
ー、プフロップ２５ｋが入力２５Ｊによりセットされる
と、出力２５ｎが現われてＣＰＵ２１に対してタイマが
割り込んだことを知らせる。　この割込み信号はＡＮＤ
ゲート２５ｐの一方の入力に印加され、他方の入力には
ライン２５ｑを介してＭＰＣＴＬレジスタからビットが
供給されて、タイマ割込みをイネーブルとするかディス
イネーブルとするかが決定される。　かくして９条件が
すべてととのっていさえすれば「タイマ割込みアクチブ
」信号がライン２５ｒに出力されて、ＣＰＵ２１に伝送
される６ ＭＰＣＴＬレジスタに格納されライン２５ｑに現われる
ｒＧＰＴＩＥＮＪビットは、該レジスタにワードを書き
込むことにより、ＣＰＵ２１によってセットあるいはリ
セットされる。　セットされた場合は、このｒＧＰＴＩ
ＥＮＪビット（汎用タイマ割込みイネーブルビー、ト）
はｒｃＰＴＩＮＴ」ビット（汎用タイマ割込みビット）
がライン２５ｍのＭＰＳＴＳレジスタにセットされてい
ることを条件に９割込み（優先順位第１０位）をイネー
ブルする。　　　ｒＧＰＴＩＥＮ」ビー２トがゼロ状態
の場合にｒＧＰＴＩＮＴ」がセットされていることもあ
るが、このときには割込み信号は生成されない、　　　
ｒＧＰＴＩＮＴＪ　ビットのセットは、レジスタ２５ｄ
の速歩進パルスがカウント１からオールゼロのカウント
となった後のローカルバスサイクルで行なわれる。　　
このｒＧＰＴＩＮＴＪビットは回路によって自動的にセ
ットされ、ＣＰＵ、２１にそのプログラムによる制御下
でリセットされる。 該ビットはさらにタイマがゼロ以下に速歩進したときに
セットされ、このビット位置にゼロを含むＭＰＳＴＳレ
ジスタに対するワードの書込みが行なわれたときにクリ
ヤされる。　以上のようにしてタイマからの割込みが行
なわれた後は、ＣＰＵ２１のプログラムによってこの割
込みがリセットされない限り、ＣＰＵ２１は他の割込み
を受け付けない。 上記カウンタデータレジスタ２５ｄには、ＣＰＵ２１に
よりＭＰＣＰＬレジスタにワー１の書込みが行なわれて
、該ＭＰＣＰＬレジスタのｒＧＰＴＳＴＡＲＴＪ　ビッ
トがＯから１にトグルするか。 あるいはレジスタ２５ｄがゼロに速歩進するかじた場合
に、入力２５ｅを介してラッチ２５ｆの内容がロードペ
れる。 レジスタ２５ｄの速歩進は、前記ＭＰＣＴＬレジスタの
タイマスタートビットが論理０の状態にあったのが、Ｃ
ＰＵ２１により１が書き込まれたときに開始される。　
前記入力２５ｂにおけるローカルタロツク（とりあえず
３メガＨｚとする）はプリスケールカウンタ２５ａによ
り５１２分されて、レジスタ２５ｄの入力２５ｃに速歩
進パルスを形成する、　該レジスタ２５ｄがゼロに速歩
進すると、レジスタ２５ｊのｒＧＰＴＩＮＴＪ　ビット
がセットされ、入力２５ｑでｒＧＲＴＩＥＮＪがセット
状態ならばライン２５ｒを介してＣＰＵ２１に割込みが
許可される。 レジスタ２５ｄがゼロに速歩進したサイクルに引き続く
ローカルバスサイクルでは、レジスタ２５ｄには直ちに
ラッチ２５ｆ内の値がロードされ、従って汎用タイマ割
込みの期間は５１２　Ｘ　［サイクルタイム］×［ラッ
チ２５ｆの記憶値］として与えられる。　通常の状況で
はこの割込み期間は約１０ミリ秒、すなわちＣＰＵ２１
の３００００ヤシンサイクルごととするのがよい、　　
ＣＰＵ２１はＲＡＭ２２内のレジスタを用いて、該ＣＰ
Ｕ２１のプログラムによる制御のもとに、このハードウ
ェアタイムアウトにもとづいて、多数の相異るタイムア
ウトを生成する。　一定時間内にリング１１（第１図）
にフリーのトークンまたは開始デリミう夕が現われない
ときは、不良状態が起ったものと想定して不良検出また
は不良修正信号が送り出される。 ムエムニ旦工上二ｙユ２ バスアービタ２６（第２図）はプロトコルハンドラデバ
イス（チップ）１６．システムインターフェースチップ
３０．あるいはその他のＤＭＡデバイスが、ローカルバ
スをその支配下におくためのアービトレーション（裁定
）を行なうことができるようにすべく、設けたものであ
る。　すなわち。 ｒＳＲＥＳＥＴ−Ｊ　ビットによるシステムリセットに
引き続いて、チー、プ２０のＣＰＵ２１がただちにバス
２３をその支配下におくが、このような状態のもとでチ
ップ１８およびチー２プ３０は、ＤＭＡによる転送を行
なうべく該バス２３を支配するよう要求して許可を受け
ることができる。　このためには。 １ないし２以ＥのＤＭＡサイクルが終り次第、バス２３
の支配権をいったんチップに戻す、　この場合、ローカ
ルバス２３の帯域幅を最大限に活用するために、現在以
降のバスサイクルの要求およびその許可は、現に進行中
のバスサイクルとオーバーラツプして行なわれる。 バスアービタ２６によるローカルバス２３のアービトレ
ーションおよび制御は、付表Ｅに示すハンドシェークペ
アｒＬＢＲＱ１−」、ｒＬＢＧＲＩＪ　、ｒＬＢＲＱ２
−Ｊ　、ｒＬＢＧＲ２−Ｊをチップ２０に用いて「バス
要求／バス使用許可」ハンドシェークによりコーディネ
ートして行なわれる。 チップ１６からのｒＬＢＲＱｌ−Ｊ入力は、システムイ
ンターフェースチップ３０からのｒＬＢＲＱ２−」入力
よりも優先度が高い。 外部バスマスタ（チップ１６またはチップ３０）によっ
てｒＬＢＲＱｌ−ＪまたはｒＬＢＲＱ２−」がアサート
されては要求が行なわれ、このバス要求に応答して、ア
ービタ２６がｒＬＢＧＲ１−ＪまたはｒＬＢＧＲ２−Ｊ
を７サートした後、バスサイクル終了時にアドレス／デ
ータラインおよびライフ　Ｌ　Ｅ　Ｎ　−、Ｌ　Ａ　Ｌ
　、　Ｌ　Ｉ　／　Ｄ　−、Ｌ　Ｒ／　Ｗ−をチー、プ
２０からフロートさせる。 ここに７−ビタ２６により決定されるローカルバス２３
を優先順位で列挙すれば次の通りである。 （１）ｒＬＢＲＱｌ−Ｊ“に対する外部マスク。 プロトコルハンドラチップ１６。 （２）ｒＬＢＲＱ２−Ｊに対する外部マスク。 システムインターフェースチー７プ３０゜（３）ＣＰＵ
２１からのマイクロプロセッサ命令およびデータアクセ
ス用内部マスクシステムインターフェースチップ３ｏで
は、メモリマップドＩ１０バスコントローラがＤＭＡバ
スコントローラに対する優先度を有する。 また、外部バスマスタが支配権を握っている間に、より
優先順位の高いバスマスタによりローカルバス２３の要
求を行なうことも可能である。 すなわち、システムインターフェースチップ３ｏが支配
権をもっているときに、プロトコルハンドラチップ１６
によりバス２３の要求を行なってもよい。 これは送出されメツセージが、メモリ３２からＤＭＡに
よりアドレス２２にコピーされている時点で、到来する
メツセージが検出された場合に起る。 この場合に行なわれる手順は次の通りである。 （１）現在のバスサイクルのクロックＱ３で「ＬＢＧＲ
２−Ｊのアサートを取り消す。 （２）システムインターフェースチップ３ｏが現在のサ
イクルを完了しく場合によっては待機状態としたうえで
）、そのバス信号をトライステートとして、現に７サー
トされているｒＬＢＲＱ２−」をそのままとする。 （３）ｒＬＢＧＲｌ−Ｊを７サートする。 （４）より高い優先順位のバスマスタ、すなわちチップ
１６がそのＤＭＡ動作、たとえば到来メンセージフレー
ムのＲＡＭ２２へのコピー等を完了したときに、当該マ
スタによりｒＬＢＲＱｌ−Ｊのアサートを取り消した後
、ｒＬＢＧＲ２−Ｊの再アサートを行なう。 （５）ついでシステムインターフェースチップ３０が再
びバス２３の支配権を取って、送出されるメツセージの
コピーを行なう。 ［システムインターフェースチップ］ 第２図において、システムインターフェースチップａＯ
は２つのバスインターフェースを形成し、その一方は、
システムデータバス３４（およびその制御バス３５）に
、他方はローカルアドレス／データバス２３に、それぞ
れ結合される。　　このシステムインターフェースチッ
プ３０の入出力ピンについては付表Ｆに記載しである。 　ただし、これらピンのうちチップ２０に接続されてい
るものもあるため、付表Ｅに記載のものと同一のものも
含まれる。 チップ３０には２個の互いに別個のコントローラが設け
てあり、その第一はＭＭＩＯレジスタをそなえたメモリ
マップドＩ１０コントローラである、　このＭＭＩＯレ
ジスタは、アダプタ１０により指示されたメモリマップ
ドレジスタをホストシステム１２（ホス）ＣＰＵ３１）
が参照する作業を管理する。　第２のコントローラはＤ
ＭＡコントローラで、これはホストシステムバス３４と
アダプタのローカルバス２３との間のＤＭＡ転送を行な
うコントローラである。　　これらの構成により、ホス
トシステム１２とアダプタ１０との間の各種の相異る論
理インターフェースを、ローカルＣＰＵ２１で実行され
たコード（ＲＯＭ２７に記憶されたコード）を用いて取
り行なう、　なお、ここにいうメモリマツプ）Ｉｌｏお
よびシステムＤＭＡはホストシステム１２側から見た場
合のデータ伝送機構をいうもので、チップ３０のローカ
ル側のローカルバス２３のメモリスペースにおけるレジ
スタとは異る。 メモリマツプ）Ｉｌｏに対しては、アダプタ１０は一組
の連続するバスアドレスとして現われる、　ビットレベ
ルの状態および制御情報には２個のレジスタがあてがわ
れ、ＣＰＵ２１により実行されるＲＯＭ２７のプログラ
ムコードによって、これらビットの意味が定義されてい
る。　メモリマツプ）Ｉ１０ユニー、トはさらに、アド
レスレジスタをアダプタｌＯのローカルバススペース内
に保持するもので、ホストシステム１２はローカルバス
のメモリ内のどのＲＡＭ２２やＲＯＭ２７のバイトをも
、間接的にアクセスすることができる。　ホストシステ
ム１２がローカルメモリ２２あるいはローカルデータス
ペースの読出しあるいは書込みを行なっている間は、Ｃ
ＰＵ２１はローカルＲＡＭ２２から閉め出される。　こ
のような方式とすることにより、コマンドおよびステー
タスタスクブロックがホス）ＣＰＵ３１によって書き込
まれ、ローカルＣＰＵ２１により非同期的に検定される
。　メモリマーノブトＩ１０ユニットはさらに、システ
ムバス割込み確認サイクル期間中に、プログラマブルな
割込みベクトルをシステムバス３４に設定する。 システムインターフェースチップ３０はさらに、ローカ
ルＣＰＵ２１にオンチップＲＡＭ２２とシステムメモリ
３２との間で直接メモリアクセスを行なうことを可能に
することにより、到来するフレームデータあるいはコマ
ンド／ステータスのインク−チェンジを行なう、　この
直接メモリアクセスは、ＲＯＭ２？に記憶されたＣＰＵ
２１用のプログラムによる完全な制御下で行なわれる。 ［システム転送］ メツセージの転送を行なう場合、ホストシステム１２は
まず、ホストＣＰＵ３１による制御のもとに、そのメモ
リ３２にデータフレームを送出スル。 ついでＣＰＵ３１によりシステムインターフェースチッ
プ３０のＭＭＩＯレジスタに対する書込みが行なわれて
、ＣＰＵ２１０割込みが行なわれ、　ＭＭＭｏ２当該デ
ータフレームのシステムバス３４の開始アドレスが示さ
れる。 ついでＣＰＵ２１により、システムからローカルへの転
送のためシステムＤＭＡが設定されるが、これは割込み
に用いたベクトルアドレスに始まるＲＯＭ２？からのプ
ログラムコードを実行することにより９行なわれる。　
　ＣＰＵ２１が状態を設定するレジスタは、データフレ
ーム用のシステムバス３４アドレスをロードするステー
トＬＤＭＡ　　ＡＤＲレジスタ、ローカルアドレス／デ
ータバス２３を介してデータフレーム用のローカＪｌ／
ＲＡＭ２２７ドレスをロードするＳＤＭＡ　　ＡＤＲレ
ジスタ。 ＳＤＭＡ　　ＣＴＬレジスタのコントロールビットをセ
ットしてスタート、ＳＤＭＡ　　ＬＥＮレジスタによる
フレーム長の決定９等々である。　次にチップ３０を介
してシステムＤＭＡを行なって、チップ３０のＦＩＦＯ
を用いてシステムＲＡＭ３２かｌ”＞ローカルＲＡＭ２
２へデータフレームを転送する。 かくてバス３４からＦＩＦＯへのデータワードの転送は
、チップ３０のシステムコントローラによる制御のもと
に行なわれて、システムバスアクセスｒｓＢｃＬＫＪに
同期され、ＦＩＦＯからバス２３を介してローカルＲＡ
Ｍ２２への転送は、チー２プ３゜のＤＭＡコントローラ
による制御のもとに行なわれて、ローカルバスアクセス
ｒＬＢＣＬＫＪに同期される。　　　ＦＩＦＯがフル状
態でない場合は。 システム制御側のサイクルは、まずシステム側のコント
ローラからシステムバス３４の要求が出され、ホストシ
ステム１２からチップ３０にバス使用許可信号が送られ
、システムメモリからデータワード（もしくはバイト）
がＦＩＦＯに送られ、ついでＳＤＭＡ　　ＬＥＮレジス
タが速歩進されるという手順で進行する。　　これらの
サイクルは、ＳＤＭＡ　　ＬＥＮレジスタがゼロ状態と
なるまで、あるいは５８ＥＲＲシステムバスエラービン
が７サートされるか、またはＳ　Ｉ　ＦＣＴＬレジスタ
のＤＭＡＨＡＬＴビットがセットされるまで続行する。 またＦＩＦＯにデータが書き込まれている場合は、ロー
カル制御側のサイクルは、まずローカル側のコントロー
ラから信号ｒＬＢＲＱｌ−Ｊによりローカルバス２３の
要求が出され、ｒＬＢＧＲ１」がチップ２０によりアサ
ートされ、ついでＦＩＦＯからローカルＲＡＭ２２に１
ワ一ド分のデータが書き込まれる。という手順で進行す
る。 かくてＲＡＭ３２からＲＡＭ２２にフレーム全体がコピ
ーされると、システムインターフェースチップ３０が再
びＣＰＵ２１に割り込んで、ＤＡＭが完了したことを知
らせる。　そこでＣＰＵ２１は、ローカルＲＡＭ２２内
のデータを読み取ってチェック、フォーマット変更、暗
号化等の作業を行なう。 転送の準備がととのうと、ＣＰＵ２１はチップ１６を状
態設定して、該チップ１６の２個のレジスタにデータフ
レームのローカル開始アドレスおよびフィールド長さを
書き込むことによって転送を行なう、　かくて転送の支
配権はチップ１６に移り、まず送信用ＦＩＦＯ３７が制
御信号ｒＬＢＲＱ２７」、ｒＬＢＧＲ２−Ｊ　を用いて
、チップ１６からチップ２０のＲＡＭ２２へのＤＭＡに
よりデータの書き込みが行なわれる。　ついでチップ１
８が信号ライン１１からフリーのトークンが入力１３．
１３′に到着するまで待機し、このトークンが入力する
と、チップ１６はこれをビジーのトークンに変更して（
ビットを１にセットする）、　シリアル化用レジスタ３
８およびマルチプレクサ３９を介してＦＩＦＯ３７から
のデータが出力１４．１４′に送られる。　　ＦＩＦＯ
３７がフル状態にない場合には、チップ１６はつねにｒ
ＬＢＲＱ２−Ｊ信号ラインによるローカルバス要求を７
サートし、チップ２０のバスアービタ２Ｂからの信号ｒ
ＬＢＲＱ２−Ｊがチップ１６に到着すると、ローカルＲ
ＡＭ２２からＦＩＦＯ３７に１ワ一ド分のデータ書き込
みが行なわれる。　なお、長さレジスタは各ワードが転
送される毎に速歩進し。 これは該レジスタがゼロ状態となるまで続けられる。 上述のようにしたリング１１のデータレートは、典型的
な例では約４メガビツト／秒または０．５メガビット／
秒であり、またローカルＲＡＭ２２からＦＩＦＯ３７へ
の伝送レートは、ローカルバスアクセスもしくはＣＰＵ
２１のサイクルタイムにより定まる最大値をとり、たと
えば約３３３ナノ秒で、この場合は３３３ナノ秒ごとに
１６ビツトが伝送される。すなわち６メガビツト／秒で
あるということになる。　従ってＦＩＦＯ３７は、ＣＰ
Ｕ２１のサイクルタイムのわずか０．５７６すなわちｌ
／１２を使用するだけで、この転送期間中、フル状態を
維持することができるのである。　このため、ＣＰＵ２
１はチップ１６への送信を目的としたデータ伝送用には
、そのサイクルの所々を失うだけで他の作業を行なうこ
とが可能となる。　一方、ホストシステム１２は典型的
には８メガＨｚのシステムアクセスを用いており、シス
テムバス３４のデータ伝送レートは２メガバイト／秒と
なって信号ライン１１の伝送レートの４倍となる、　こ
のため、フレームをシステムＲＡＭ３２からローカルＲ
ＡＭ２２に転送するＤＭＡは、ＲＡＭ２２からチー２ブ
１６のＦＩＦ０３７へ送信を目的としたオフロード伝送
よりも早く行なうことができ、従ってホストシステム１
２からローカルＲＡＭ２２へのＤＭＡをチップ１６によ
りＲＡＭ２２へのＤＭＡとインター−ノーズさせること
も可能となるが、このような手法はほとんどのデータ伝
送動作では不要のものではある。 土り二訟Ｌ２へ ［データ転送命令］ ＭＯＶ命令はメモリ内のある領域から他の領域へ、ある
いはメモリマー２プのある位置から他の位置へ、データ
を転送するのに用いられる。　　ＬＯＡＤ命令はレジス
タを所望の値に初期化させるのに用いられる。　また５
ＴＯＲＥ命令はステータスレジスタ（ＳＴ）または特定
のワークスペースレジスタ内のワークスペースポインタ
（ｗｐ）をセーブするためのものである。 ［ただちにロード］　−ｒＬＩＪ ａＸ、、、一本命令ＬＩの直後のワードにおけるアドレ
スに位置する１６データピツトの値が、命令り工のビッ
ト１２〜１５からなる４ビツトフイールドにより指定さ
れたワークスペースレジスタＲにロードされる。 ＬＬＩｌ、、、、このＬＩ命令は９選択されたレジスタ
をカウンタ値やデータマスク等のプログラム定数で初期
化させるのに用いられる。 ［ただちに割込みマスクをロード］−「。ＬＩＭＩ」 肱ｉ、、、、本命令の直後のワードにおける低位の４ビ
ツト値（ビット１２〜１５）が、ステータスレジスタの
割込みマスク領域のビット１２〜１５）にロードされる
。 夾旦旦道−，，，このＬＩＭＩ命令は割込みマスクを初
期化させて、どのシステムの割込みが認識されるかを制
御するのに用いられる。 ［ただちにワークスペースポインタにロード］−ＬＷＰ
ＩＪ 肱ｆｆＥ、、、、木命令の直後のワードに含まれる１６
ビー、ト値が、ワークスペースポインタＷＰにロードさ
れる。 史且ｌ透、、、、このＬＷＰＩ命令は、プログラムの１
セクシヨンのためのワークスペースメモリエリアを設定
するのに用いられる。 ［ワードを移動］　−ｒＭＯＶＪ ＬｆＥ＝　、　、　、　、本命令のビット１０〜１５に
より指定された発信源位置のワードを、該発信源位置に
記憶されているデータに影響を与えることなく、ビット
４〜９で指定された送信先位置に転送する。　この転送
中にワード（発信源データ）が０と比較され、その比較
結果はステータスレジスタに記憶される。 Ｕ旦Ｊ、、、、ＭＯＶＥ命令は、システムのある部分か
ら他の部分へデータを転送するのに用いられる。 ［バイトを移動］　−ｒＭＯＶＢＪ 七、　、　−、バイトで動作する以外はＭ、ＯＶＥ命令
と同じ。 １１亘４９、、−、Ｍ　ＯＶ　Ｂ命令は、８ビツトバイ
トをあるバイト位置から他のバイト位置に転送するのに
用いられる。 ［バイトをスワップ］　−ｒｓＷＰＢＪ肱芸、　、　、
　、本命令のビット１０〜１５で指定されたメモリ位置
におけるワードの最下位バイトおよび最下位バイトが交
換される。 １ｉＩＬ１．、、、次のバイト動作に必要な場合にバイ
トを交換するのに用いられる。 ［ステータスを記憶］　−ｒｓ’ｒｓＴＪ七００．−ス
テータスレジスタＳＴの内容が２本命令のビット１２〜
１５で指定されるワークスペースレジスタに記憶される
。 ！　、　、　、　、本命令５ＴＳＴはステータスレジス
タＳＴの内容をセーブして後で参照するのに用いられる
。 ［ワークスペースポインタを記憶］　−ｒｓＴＷＰ」 ｔｅ、、、、ワークスペースポインタＷＰの内容が、本
命令のビット１２〜１５で指定されたワークスペースレ
ジスタに記憶される。 吏凰亘１．−　、このｓ’ｒｗｐ命令は、ワークスペー
スレジスタＷＰの内容をセーブして、後で参照するのに
用いられる。 ［算術命令］ これらの命令は、加算（バイトまたはワード）、減算（
バイトまたはワード）、掛は算９割り算、否定論理、絶
対値演算等の基本的な算術演算を行なう。 ［加！］　−ｒＡＪ 七、、、、本命令のビット１０〜１５で指定された発信
源アドレスに位置するデータが、ビット４〜９で指定さ
れる送信先アドレスに位置するデータに加算される。 Ｗ、、、、２進数による加算は多くの数学的機能を発生
させるのに要求される基本的な算術演算であり、−報の
入力がゼロの場合は「バス」として機能する。　未命令
はマルチワード加算、小数による加算、コードの変換等
を行なうのに用いられる。 ［バイトを加算］　−ｒＡＢＪ Ｄ３１．−上記「加算」と同じであるがワードのかわり
にバイトを用いる。　本命令のビット１２〜１５による
アドレスされる発信源バイトが、ビット４〜９でアドレ
スされる送信先バイトに加算され、その和を表わすバイ
トが送信先バイト位置に記憶される。　　ＡＳＣＩＩ等
の８ビツトを使用するサブシステムやデータを扱う際に
有用である。 ［ただちに加算］　−ｒＡＩＪ 肱首、、、、本命令ＡＩの直後のワードに含まれる１８
ビツト値が、該命令のビット１２〜１５で指定されたワ
ークスペースレジスタの内容に加算される。 ！　、　、　、　、ワークスペースレジスタに定数を加
算するのに用いられる。　ワークスペースレジスタに含
まれるアドレスに、定数ディスプレースメシトを加算す
るのに用いられる ［ワードを減算］−ｒ、ＳＪ 肋、、、、１８ビツトの発信源データ（ビット位置は１
０〜１５で指定される）が、送信先データ（ビット位置
は１０〜１５で指定される）引き算され、結果が送信先
位置に記憶される。　結果は０と比較される。 ｗ、、、、ｔｅビット２進減算を行なう。 ［バイトを減算］　−ｒｓＢＪ Ｕ、、、、ワードのかわりにバイトを用いる以外は、Ｓ
命令と同様である。 ［歩進］　−ｒＩＮｃ」 ！Ｌｆｌ”　、　、　、　、このＩＮＣ命令のビット１
０〜１５で指定された発信源アドレスに位置するデータ
が歩進（インクレメント）されて、その結果が発信源位
置に記憶され、かつ０と比較される。 Ｌ！ｕＪ、、、、この命令ＩＮＣは、バイトアドレスを
歩進させてバイトカウンタを歩進させるのに用いられる
。 ［ｚずつ歩進］　−ｒＩＮＣＴＪ 肱芥、、−、本命令のビット１０〜１５で指定された位
置のデータに２が加算され、結果が同じ発信源位置に記
憶され、かつＯと比較されてステータスＳＴがセットさ
れる。　上記ＩＮＣ命令と同様。 Ｕ、、、、この命令はワードアドレスを歩進させるのに
用いることができる。　ただしこれは、ワード命令にも
とず〈自動歩進により自動的に行なわれる。 ［速歩進］　−ｒＤＥｃ」 １１”　０．−　本命令のビット１０〜１５で指定され
た発信源アドレスに位置するデータから１が引き算され
て、その結果が当該位置に記憶され、かつ０と比較され
る。　　　ＩＮＣと同様。 ＬＩＪ、、、、バイトカウンタを速歩道（デクレメシト
）させたり、あるいはバイトアドレスを下り方向に処理
するのにもっとも多く用いられる。 ［２ずつ速歩進］　−ｒＤＥＣＴＪ Ｕ、、、、本命令のビット１０〜１５で指定された位置
のデータから２が減算され、結果が同じ発信源位置に記
憶され、かつ０と比較される。　　ヒ記ＩＮＣ命令と同
様。 Ｗ、、、、この命令はバイトカウンタを速歩進させたり
、あるいはバイトアドレスを下り方向に処理するのに用
いられる。 ［否定］　−ｒＮＥＧ」 七、　、　、　、本命令のビット１０〜１５で指定され
たアドレスにおけるデータが、その２の補数に代えられ
て結果が０と比較され、ステータスＳＴがセットされる
。 文旦１！！７　、　、　、　、この命令ＮＥＣは、１６
ビツト数の２の補数をつくるのに用いられる。 ［絶対値］　−ｒＡＢｓＪ 肱芥、　、　、　、本命令のビット１０〜１５で指定さ
れたアドレスにおけるデータがＯと比較されて、ステー
タスＳＴがセットされる。　ついで当該データの絶対値
が同じ位置に記憶される。 Ｗ、、、、指定された位置のデータをテストして、この
データをその絶対と代えるのに用いられる。　本命令は
掛は算等、正負符号をともなわない算術アルゴリズムに
用いることもできる。 ［掛は算］　−ｒＭＰＹＪ 肱芥、、、、本命令のビット１０〜１５で指定された発
信源アドレスの１６ビツトデータが、ビット６〜９で指
定された送信先ワークスペースレジスタＲに含まれてい
る１６ビツトデータと、掛は算される。 正負符号をもたない２進数の積（３２ビツト）はワーク
スペースレジスタＲ，Ｒ＋１に記憶される史凪Ｕ、、、
、この命令ＭＰＹは、１６ビツトｘｔｅビツトの２進法
掛は算を行なうのに用いられる。 またそのような３２ビツトの積どうしを結合して、３２
ビット×３２ビット等、より大きな乗数および被乗数を
用いる掛は算を行なうこともできる。 ［割り算］−ｒＤＩＶＪ 七９９０．ワークスペースレジスタＲ，Ｒ＋１　（ここ
でＲは本命令のビット６〜９で指定された送信先アドレ
スを表す）に含まれる３２ビツト数が。 本命令のビット１０〜１５で指定された発信源アドレス
に含まれるＩＢビットの除数によって割り算される。　
得られた商はワークスペースレジスタＲに記憶され、ま
た余りはワークスペースレジスタＲ＋１に記憶される。 　割り算は９発信源アドレスにおける除数がレジスタＲ
に含まれるデータよりも大きなと６．きのみ行なわれる
。 文旦１カー　、　、このＤＩＶ命令は１８ビツト数によ
る３２ビツト数の基本的な２進法割り算を行なうもので
ある。 ［符号つき掛は算］　−ｒＭＰＹｓ」 ＤＬｆｌ　−−０，ワークスペースレジスタＲＯにおけ
る符号つき２の補数が９発信源アドレスにより指定され
た符号つき２の補数により掛は算される。 結果は符号つき３２ビツト数となり、ワークスペースレ
ジスタＲＯ（１８個のＭＢＳに対する）およびＲ１（１
８個のＭＢＳに対する）に記憶される。 この演算結果は０と比較される。 吏凪亘Ｊ、、、、システムの符号つき掛は算を行なう。 ［符号つき割り算］　−ｒＤＩＶＳＪ ｌｌＦ、、、、ワークスペースレジスタＲＯにおける３
２ビット符号つき２の補数が１発信源アドレス（ビット
１０〜１５）により指定された１８ビット符号つき２の
補数（除数）により割り算される。　得られた符号つき
商は、ワークスペースレジスタＲＯに記憶され、余りは
レジスタＲ１に記憶される。 ［比較命令］ これらの命令はテストワードやテストバイトを、基準値
としての定数あるいは他のワードやパイトと比較するの
に用いられる。　このような動作はある種の割り算アル
ゴリズムや、数の変換。 入力コマンドないしリミット条件の認識等に用いられる
ものである。 ［ワードを比較］　−ｒｃ」 ５ＪＪｎ、、、、本命令のビット１２〜１５における発
信源アドレスにより指定された２の補数である１６ビツ
トが、ビット４〜９における送信先アドレスにより指定
された２の補数である１６ビツトと比較され、その結果
にもとすいて適当なステータスＳＴがセットされる。　
再位置の内容は変更はされない吏肛旦ｍ、、、、二つの
ワードを比較する必要は割り算、数の変換、バアターン
認識等のシステム機能に生ずる。 ［バイトを比較］　−ｒｃＢＪ 肱首、　、　、　、発信源アドレス（ビシ）１０〜１５
）における２の補数である８ビツトバイトが、送信先ア
ドレス（ビット４〜９）における２の補数である８ビツ
トと比較され、ステータスＳＴがセットされる。 ［ただちに比較］−ｒＣＩＪ 肱首、、、、指定されたワークスペースレジスタＲ（ピ
ッ）１０−１５で指定される）の内容が９本命令の直後
のワードに含まれる値と比較される。 ！　、　、　、　、このＣＩ全命令データをテストして
システムあるいはプログラムのリミットに達したか、あ
るいはこれを越えたかをチェックし、あるいはコマンド
ワードを認識するのに用いられる［対応する１を比較］
　−ｒｃｏｃＪ Ｌｔｄ、、、、ビー２トｌＯ〜１５によりアドレスされ
た発信源位置におけるデータが、ビット６〜９で指定さ
れたワークスペースレジスタＲでテストされるビットに
対するマスクとなる。　すなわち９発信源データに１を
含むレジスタＲのみがレジスタＲでチェックされ、つい
で、もし発信源データにより選択されたビット位置すべ
てにおいて該レジスタＲが１を含む場合は、イコールス
テータス（ＥＱ）ビットが１にセー２トされる。 ！　、　、　、　、このＣＯＣ命令はビットのグループ
を選択的にテストして、ある種のサブシステムのステー
タスをチェー２りしたり、あるいはデータワードのある
種の情況を検定するのに用いられる［対応するゼロを比
較］　−ｒＣＺＣＪ肱首−、１，ビット１０〜１５によ
り指定されたアドレスにおけるデータが、ビット６〜９
で指定されたワークスペースレジスタＲでテストされる
ビットに対するマスクとなる。　すなわち９発信源デー
タに１を含むレジスタＲのみがレジスタＲでチェックさ
れ、ついで、もし選択されたビット位置すへてにおいて
該レジスタＲが１を含む場合は、イコールステータス（
ＥＱ）ビットが１に七−２トされる。 吏且且聯、、、、ＣＯＣ命令と同様。 〔論理命令］ 論理命令はプロセッサがシステムに対してブール論理動
作を行なうことができるようにするもので、論理積演算
、論理和演算、否定演算、排他的論理和演算等を行なう
ことができる。　プール機能はシステムははで実行され
る。 ［ただちにＡＮＤ］　−ｒＡＮＤＩＪ 肱芥−０−ビット１２〜１５で指定されたワークスペー
スレジスタのビットと１本命令直後のワードに含まれる
１８ビツト２進定数の対応するビットとで、ＡＮ’Ｄ操
作が行なわれる。　得られたＩＢビットはＯと比較され
て、レジスタＨに記憶される。 Ｕ、、、、この命令は不要のビットをすべて論理Ｏとし
て９選択されたビット（論理ｌのビット）を残すのに用
いられるもので、４ビツトのグループ等、ひとつひとつ
のビットや、ワード内の離れた部分のテストを行なうの
に用いることもできる。。 ［ただちにＯＲＩ　−ｒＯＲＩＪ ９ｕ、、、、指定されたワークスペースレジスタのビッ
トと９本命令直後のワードに含まれる１６ビット２進定
数の対応するビットとで、ＯＲ操作が行なわれる。　得
られた１６ビツトはＲに記憶され。 ０と比較される。 吏■亘濃、、、、システムー１’ＯＲ論理の演算を行な
うのに用いられる。 ［排他的ＯＲＩ　−ｒＸＯＲ」 肱芥、−−−ビット１０〜１５でアドレスされた発信源
データの対応するビットと、ビット６〜９により指定さ
れたワークスペースレジスタの定数との間で、排他的Ｏ
Ｒ＠能が行なわれる。　演算結果はワークスペースレジ
スタＨに記憶され、ステータスＳＴがセットされる。 ［否定］−ｒＩＮＶＪ 腹芸、　、　、−発信源アドレスビット１２〜１５によ
りアドレスされたデータのビットがその補数と代えられ
る。　結果はゼロと比較されて発信源位置に記憶される
。 吏ユ亘Ｊ、、、、このＩＮＶ命令は１８ビツト２進数の
１の補数を作ったり、あるいはシステムデータを反転さ
せたりするのに用いられる。 ［クリア］　−ｒＣＬＲ，＋ Ｕ、、、、本命令のビット１０〜１５で指定されたメモ
リ位置に、ゼロが記憶される。 化１１道−，，，このＣＬＲ命令は、システムのスター
ト時にプロブレムアーギュメントをゼロ状態にセットし
、データ位置を初期化してゼロとするのに用いられる。 ［ｌにセット］　−ｒｓＥＴＯＪ ＩＬｆｆ　０００．すべての１（もしくは１６進のＦＦ
ＦＦ）が９本命令のビット１０〜１５で指定されたメモ
リ位置に記憶される。 ［対応するｌをセット］　−ｒｓＯｃ」肱芥、、、、本
命令のビット１０〜１５で指定された発信源データアド
レスの対応するビットと、ビット４〜９により指定され
る送信先データアドレスとの間でＯＲ演算を行なう命令
であり、結果はゼロと比較され、送信先位置に記憶され
る。 ！　、　、　、　、メモリ内の２個のワード間でＯＲ機
能を行なう。 ［対応するｌをセット、バイト動作］　−ｒｓＯｃＢ」 肱詐、、−，ビットの代わりにバイトを用いる以外は上
記ＳＯＣ命令と同じ、　本命令のビット１０〜１５で指
定された発信源データアドレスの対応するバイトのビッ
トと、ビット４〜９により指定される送信先データアド
レスのバイトとの間で論理ＯＲ演算を行なう命令であり
、結果はゼロと比較され、送信先位置に記憶される。 ［対応するＯにセー、）、１−　「５ＺｃＪ肱ｆｆＥ、
、、、ビット１０〜１５でアドレスされた発信源データ
により本命令用のマスクを形成する。　発信源データ（
ビット１０〜１５でアドレスされる）の論理１のビット
と対応する送信先データ（ビット４〜９でアドレスされ
る）のビットがクリアされる。　結果はゼロと比較され
、送信先位置に記憶される。 吏几１」０．−　　この命令ＳＺＣによりプログラマは
データワードのビットを選択的にクリアすることができ
る。　たとえば９割込みが実施されたときは１割込み要
求ビットはこのＳＣＺ命令を用いることにより、クリア
することが可能である。 ［対応するＯにセット、バイト］　−ｒＳＺＣＢＪｌ、
、、、ビットの代わりにバイトを用いる以外は上記ＳＺ
Ｃ命令と同じ、　ビット１０〜１５でアドレスされた発
信源データにより、ビット４〜９の送信先アドレスによ
りアドレスされたバイトのうち、特定のビットをクリア
するためのマスクを形成する。　この場合クリアされる
送信先バイトは発信源バイト中で論理１のビットである
。　結果はゼロと比較され、送信先バイトに記憶される
。 ［シフト命令］ これらの命令はメモリ内のワードに対する単純な２進数
掛は算および割り算を実行し、ワード内におけるビット
の位置を再構成することにより、与えられたビットをキ
ャリー（Ｃ）ステータスビットで検定するのに用いられ
る。 ［右にシフト、算術動作］　−ｒｓＲＡ」１”、、、、
ピッ）１２〜１５で指定されたワークスペースレジスタ
Ｈの内容が、ビット８〜１１により指定される回数Ｃｕ
ｔだけ右にシフトされ、空いた位′　　置に符号つきビ
ット（最上位ビット）が入る。 シフト回数はゼロと比較されてステータスビットがセッ
トされる。 シフト回数＝Ｃｕｔ（命令に含まれている０から１５ま
での数）によりシフトされるビットの数が特定される。 　ただしＣｎｔがゼロの場合は、シフトカウントはワー
クスペースレジスタ０の４個の下位ビットから取り出さ
れる。　また、もしＣｕｔおよびこれら４個の下位ビッ
トがいずれもゼロならば、　１８ビット位置シフトが行
なわれる。 史工豆［、、、、このＳＲＡ命令によって、Ｃｕｔで定
まる２乗数による２進法割り算が実行される。 ［左にシフト演算］　−ｒｓＬＡ」 ！ｕ、、、、ビット１２〜１５で指定されたワークスペ
ースレジスタＨの内容が、Ｄｎｔ回ｆｉ（Ｄｎｔがゼロ
のときは、レジスタＲＯの４個の下位ビットにより定ま
る数）だけ左にシフトされ、空いた位置にゼロが入る。 　　Ｄｎｔはビット８〜１１により指定される。　キャ
リーには左にシフトされた最後のビットの値が含まれ、
シフト回数はゼロと比較されて、ステータスビットがセ
ットされる。 ＩＬｌ、、、、このＳＬＡ命令によってＤｎｔで定まる
２乗数による２進法掛は算が実行される。 ［右にシフト、論理動作］　−ｒＳＲＬＪｔｅ、、、、
ビット１２〜１５で指定されたワークスペースレジスタ
Ｒの内容が、ビット８〜１１により指定されるＣｕｔ回
数（Ｃｕｔ＝０のときは、レジスタＲＯの４個の下位ビ
ットにより定まる数）だけ右にシフトされ、空いた位置
にゼロが入る。　キャリーには右にシフトされた最後の
ビットの値が含まれ、シフト回数はゼロと比較されて、
ステータスビットがセットされる。 ｍ、、、、このＳＲＬ命令によって、Ｄｎｔで定まる２
乗数による２進法割り算が実行される。 ［右にシフト、サーキュラシフト動作］−ｒＳＲＪ 肱詐−−−、ビット１２〜１５で指定されたワークスペ
ースレジスタＲの内容が、ビット８〜１１により指定さ
れるＣｕｔ回数だけ右にシフトされる。　シフト回数は
Ｃｕｔであり、Ｃｕｔ＝０のときは、レジスタＲＯの４
個の下位ビットにより定まる数であるＩＬｌＬＪ、、、
、このＳＲＣ命令はデータワード内の特定のビットをチ
ェックしたり、４ビツトグループすなわちスワップバイ
トの位置を変更したりするのに用いられる。 ［条件つきブランチ命令］ これらの命令により、プログラマは次に来る命令を実行
するか、それともメモリの他の部分に行って次に実行す
る命令を受け取るかを９選択することができる。　なお
ブランチ、はこれをサブルーチン型のブランチとするこ
とにより、プログラメがブランチの発生した点まで戻る
ことができる。 ［ブランチ］　−ｒＢ」 肱詐、、、、ピッ）１０〜１５で指定された発信源アド
レスがプログラムカウンタ内に記憶されて、この発信源
アドレスにより特定される場所から２次の命令が得られ
る。 ＩＬＩｌ、、、、この命令は現在のタスクが完了し次第
、プログラムの他の部分にジャンプするのに用いられる
。 ［ブランチしてリンク］−１ｒＢＬＪ ｌ、、、、ビット１０〜１５で指定された発信源アドレ
スがプログラムカウンタ内に記憶されて、この命令ＢＬ
に引き続くアドレスが、ワークスペースレジスタＲ１１
にセーブされる。 １１Ｊ、、、、この命令は共用サブルーチンジャンプで
あり、メインプログラムおよびサブルーチンは、いずれ
も同一のワークスペースレジスタを使用する。　ブラン
チポイントでメインプログラムに戻る場合は、このＢ命
令をサブルーチンの終りに用いて、レジスタＲ１１の内
容（すなわちもとのプログラムカウンタＰＣのカウント
値）をプログラムカウンタにロードさせることができる
。 ［無条件ジャンプ］　−ｒＪＭＰＪ 肱詐、−、−ビット８〜１５で指定された符号つきディ
スプレースメシトが、プログラムカウンタＰＣの現在の
カウント内容に加えられ、プログラムカウンタの内容が
更新されて新しい値となる。　ジャンプする先の位置は
、現在位置から−１２８ないし−１２７ワード以内にな
ければならない。 １几１１．．．．ジャンプする先のサブプログラムがＪ
ＭＰ命令んの−１２８ワード以内にある場合は。 ジャンプには１メモリワードを必要とするのみであるの
に反して、ブランチ命令には２メモリサイクルを要し、
ＪＭＰ命令はＢ命令よりも早くかつ低いメモリコストで
実施しうるため、無条件ＪＰＭ命令の方が無条件ブラン
チ命令よりも好都合である。 ［実行］　−ｒＸ」 Ｕ、、、、ビット１０〜１５で指定された発信源アドレ
スに位置する命令が実行される。 （！ＪＬＩＪ　−、、、この命令Ｘは、実行すべき命令
が可変の要因に依存するものである場合に用いると好都
合である。 ［ワークスペースポインタにブランチしてロート］　−
ｒＢＬＷＰＪ 肱詐００９０発信源アドレスビットのビット１０〜１５
で指定されたワードがワークスペースポインタにロード
されて、メモリ内の次めワード　（発信源アドレス＋２
）がプログラムカウンタＰＣにロードされて１分岐動作
が行なわれる。　もとのワークスペースポインタの記憶
内容は、新しいワークスペースレジスタＲ１３に記憶さ
れ、古いプログラムカウンタＰＣの内容が新しいワーク
スペースレジスタＲ１４に記憶され、さらにステータス
レジスタの内容が新しいワークスペースレジスタＲ１５
に記憶される。 （Ｕ且Ｊ、、、、この命令は転送ベクトル位置が発信源
アドレスにより指定されたコンテキストスイッチングサ
ブルーチンジャンプで、新しいワークスペースを用いて
ワークスペースポインタＷＰ。 プログラムカウンタＰＣ，ステータスレジスタＳＴ（す
なわち最後の３種のレジスタ）の古い値がセーブされる
。　前記ＢＬジャンプと較べた場合のサブルーチンジャ
ンプの長所は、サブルーチンの場合はそれ自体のワーク
スペースを受け取るものであって、メインプログラムワ
ークスペースの内容がサブルーチン動作により分配され
ない、ということである。 ［拡張動作］　−ｒＸＯＰ」 肋、、、、ビット６〜９は、このＸＯＰ命令から対応す
るサブプログラムへのコンテキストスイッチングブラン
チに、どの拡張動作転送ベクトルを使用するべきかを指
定する。　有効なアドレス。 すなわち本命令のビットｌＯ〜１５がサブプログラムワ
ークスペースに導入されて、補正数またはデータをサブ
プログラム位置に送り出す。 １皿１〕、、、、この命令は、単一の命令によって呼び
出すことのできるサブプログラムを特定するのに用いる
ことができる。　この結果、プログラマは特殊目的の命
令を特定して、プロセッサにセットされた標準的な命令
の補正を行なうことが可能となる。 ［ワークスペースポインタとともにリターン］−ＲＴＷ
ＰＪ 証芥−，，，この命令はコンテキストスイッチングから
のリターン動作であり、サブルーチンワークスペースレ
ジスタＲ１３，Ｒ１４，Ｒ１５の内容をワークスペース
ポインタＷＰ、プログラムカウンタＰＣ，ステータスレ
ジスタＳＴにそれぞれ転送して、これらワークスペース
ポインタＷＰ、プログラムカウンタＰＣ，ステータスレ
ジスタＳＴに再記憶さることにより、実行される。 ！　、　、　、　、この命令は割込み、拡張動作、もし
くは上記ＢＬＷＰ命令等の転送ベクトル動作により得ら
れた。サブプログラムからのリターン用に用いられる。 ［条件つきジャンプ命令］　−ｒＪＨＪ　、ｒＪ　ＬＪ
、ｒＪＬＥＪ　、ｒＪＧＴＪ　、ｒＪＬＴＪ　、ｒＪＥ
ＱＪ　　、　　ｒＪＮＥＪ　　、　　ｒＪＯｃＪ　　、
　　ｒＪＮｃＪ　　、　　ｒＪ　　、　　ｒＪＮＯＪ　
　、　　ｒＪＯＰＪこれらの命令により、特定のステー
タスビットがジャンプに必要な条件を満たした場合にの
み、ビット８〜１５により指定された位置へのブランチ
動作を行なう、　これらの命令によって、プログラムに
デシジョンメーキング機能をもたせることが可能になる
。　条件つきジャンプ命令の二一モニックを、これらの
命令によってテストされるステータスビット状態ととも
に、下に略示する。 １３Ｅ　−−−−ブランチ二一モニック　（ビット４〜
７で指定される）により示された状態が真であるときに
は、無条件ジャンプ命令の場合と同様、相対アドレスを
用いてジャンプが行なわれる。　すなわち、ビット８〜
１５によりプログラムカウンタの現在の値に加えられる
ディスプレースメシトが指定されて２次の命令の位置が
決定される。　この位置はジャンプ命令の１２８ワ一ド
以内でなければならない。 によ番テストされるステータスビート ＪＨＸ−Ｘ　　−−−Ｌ＋ＥＱ＝Ｉ　　　　ＢＪＬ　　
　Ｘ−Ｘ　　−−−Ｌ＋ＥＱ＝ＯＡＪＨＥ　　Ｘ−Ｘ　
　−−−Ｌ＋ＥＱ＝１　　　４ＪＬＥ　　　　Ｘ　　　
−Ｘ　　　　−−−Ｌ＋ＥＱ＝１　　　　　　　２ＪＧ
Ｔ−Ｘ−−−−Ａ＝ｌ　　　　５ ＪＬＴ−ＸＸ　　−−−Ａ＋ＥＱ＝０　　　１ＪＥＱ−
−Ｘ−一−ＥＱ＝１　　　３ ＪＮＥ−−Ｘ　　−−−ＥＱ＝０　　　６ＪＯＣ−−−
Ｘ−−Ｃ−１８ ＪＮＣ−−−Ｘ−−Ｃ＝０　　　７ ＪＮＯ−−−−Ｘ　　−０Ｖ＝０　　　９ＪＯＰ−−−
−−Ｘ０Ｐ＝Ｉ　　　　Ｃ（０）コードはＯＦコードの
コードフィールドで、命令用のマシンコードを生成する
。 ！　、　、　、’　、はとんどのループカウンタを使用
するアルゴリズムおよびプログラムは、これらの命令を
用いて次の命令シーケンスをどれにするかを決定するこ
とが必要である。 ゼニーネし一旦 命　　　令　　　　　　　　　　　ＯＦコード５ＯＣＢ
　　ＩＩＩＩＸＸＸＸＸＸＸＸＸＸＸＸＳＯＣＩＩＩＯ
ＸＸＸＸＸＸＸＸＸＸＸＸＭＯＶＢ　　ＩＩＯＩＸＸＸ
ＸＸＸＸＸＸＸＸＸＭＯＶ　　　ｌ１００ＸＸＸＸＸＸ
ＸＸＸＸＸＸＡＢ　　　　１０１１ＸＸＸＸＸＸＸＸＸ
ＸＸＸＡ　　　　　１０　ｔ　ｏｘｘｘｘｘｘｘｘｘｘ
ｘｘＣＢ　　　　１００１ＸＸＸＸＸＸＸＸＸＸＸＸＣ
１０００ＸＸＸＸＸＸＸＸＸＸＸＸ ＳＢ　　　　０１１１ＸＸＸＸＸＸＸＸＸＸＸＸＳ　　
　　　０１１０ＸＸＸＸＸＸＸＸＸＸＸＸＳＺＣＢ　　
０ＩＯＩＸＸＸＸＸＸＸＸＸＸＸＸｓｚｃ　　　ｏｔｏ
ｏｘｘｘｘｘｘｘｘｘｘｘｘＤＩＶ　　　ＯＯＩＩＩＩ
ＸＸＸＸＸＸＸＸＸＸＭＰＹ　　　　　０ＯＩＩＩＯＸ
ＸＸＸＸＸＸＸＸＸｘｏｐ　　　　　ｏｏｔｏｔｔｘｘ
ｘｘｘｘｘｘｘｘＸＯＲｏｏｉｏｔｏｘｘｘｘｘｘｘｘ
ｘｘｃｚｃ　　　　　ｏｏｉｏｏｏｘｘｘｘｘｘｘｘｘ
ｘＣＯＣ０Ｏ１００ＯＸＸＸＸＸＸＸＸＸＸＪＯＰ　　
　　　０ＯＯＩＩ１００ＸＸＸＸＸＸＸＸＪＨ０００１
１０１１ＸＸＸＸＸＸＸＸＪ　　Ｌ　　　　　　　Ｏ０
０１１０１０ＸＸＸＸＸＸＸＸＪＮＯ０ＯＯＩ１００Ｉ
ＸＸＸＸＸＸＸＸＪＯＣ０ＯＯＩ１００ＯＸＸＸＸＸＸ
ＸＸＪＮＣ０ＯＯＩＯＩＩＩＸＸＸＸＸＸＸＸＪＮＥ　
　　　　０ＯＯＩＯＩＩＯＸＸＸＸＸＸＸＸＪＧＴ　　
　　　０ＯＩＯＩＯＩＸＸＸＸＸＸＸＸＸＪＨＥ　　　
　　０ＯＯＩＯ１００ＸＸＸＸＸＸＸＸＪＥＱ　　　　
　０ＯＯ１００ＩＩＸＸＸＸＸＸＸＸＪＬＥ　　　　　
０ＯＯ１００ＩＯＸＸＸＸＸＸＸＸＪＬＴ　　　　　Ｏ
ＯＯｌｏｏＯＩＸＸＸＸＸＸＸＸＪＭＰ　　　　　０Ｏ
Ｏ１００ＯＯＸＸＸＸＸＸＸＸＳＲＣ０ＯＯＯＩＯＩＩ
ＸＸＸＸＸＸＸＸＳＬＡ　　　　　ＯＯＯＯＩＯＩＯＸ
ＸＸＸＸＸＸＸＳＲＡ　　　　　０ＯＯＯ１００ＯＸＸ
ＸＸＸＸＸＸＡＢＳ　　　　　０ＯＯＯＯＩ　　１１０
　１ＸＸＸＸＸＸＳＥＴＯ０ＯＯＯＯＩＩ１００ＸＸＸ
ＸＸＸＳＷＰＢ　　　０ＯＯＯＯＩＩＯＩＩＸＸＸＸＸ
ＸＢ　　Ｌ　　　　　　　０　０　０　０　０　１　１
　０　１　０ＸＸＸＸＸＸＤＥＣＴ　　　０ＯＯＯＯＩ
１００ＩＸＸＸＸＸＸＤＥＣ０ＯＯＯＯＩ１００ＯＸＸ
ＸＸＸＸＩＮＣＴ　　　０ＯＯＯＯＩＯＩＩＩＸＸＸＸ
ＸＸＩＮＣ０ＯＯＯＯＩＯＩＩＯＸＸＸＸＸＸＩＮＶ　
　　　　０ＯＯＯＯＩＯＩＯＩＸＸＸＸＸＸＮＥＧ　　
　　　０ＯＯＯＯＩＯ１００ＸＸＸＸＸＸＣＬＲ０ＯＯ
ＯＯ１００ＩＩＸＸＸＸＸＸＸ　　　　　　　　　０　
０　０　０　０　１　０　０　１　０ＸＸＸＸＸＸＢ　
　　　　　　　　Ｏ００００１０００１ＸＸＸＸＸＸＢ
ＬＷＰ　　　０ＯＯＯＯ１００ＯＯＸＸＸＸＸＸＲＴＷ
Ｐ　　　０ＯＯＯＯＯＩＩ１００ＸＸＸＸＸＲ５ＥＴ　
　　０ＯＯＯＯＯＩＩＯＩＩＸＸＸＸＸＩＤＬＥ　　　
０ＯＯＯＯＯ１１０１０ＸＸＸＸＸＬＩＭＩ　　　　０
ＯＯＯＯＯＩ１００ＯＸＸＸＸＸＬＷＰＩ　　　　００
００００１０１１１０００００ＳＴＳＴ　　　０ＯＯＯ
ＯＯＩＯＩＩＯＸＸＸＸＸＳＴＷＰ　　　０ＯＯＯＯＯ
ＩＯ１０１ＸＸＸＸＸＣＩ　　　　　　　０ＯＯＯＯＯ
ＩＯ１００ＸＸＸＸＸＯＲＩ　　　　　０ＯＯＯＯＯ１
００ＩＩＸＸＸＸＸＡＮＤＩ　　　０ＯＯＯＯＯ１００
ＩＯＸＸＸＸＸＡＩ　　　　　　０ＯＯＯＯＯ１００Ｏ
ＩＸＸＸＸＸＬＩ　　　　　　ＯＯＯＯＯＯｌｏｏＯＯ
ＸＸＸＸＸＭＰＹＳ　　　０ＯＯＯＯＯＯＩＩＩＸＸＸ
ＸＸＸＤＩＶＳ　　　０ＯＯＯＯＯＯＩＩＯＸＸＸＸＸ
Ｘ千１−−ｊ医ユニー２ テストモードに関する真理値表 パ９−ンＴ　　Ｕ　　ＶＷＸ　　Ｙ　　Ｚ制御ビットｌ
Ｎ−１０１１１０００ 制御ビットｌＮ−２００００１１１ データビフトｌＮ−１００１００００ データビットｌＮ−２０００００１０ 欠陥なしの場合 メモリ出力Ｉ（Ｔ）　　　１　１　１　１　１　１　１
メモリ出力Ｍ（丁＋１）１０１００１０Ｎ−Ａ ＳｃＩ３ ＳＯ２０ Ｎ−Ｂ パターン　　　　ＴＵＶＷＸＹＺ ＳＣ２１ Ｓ＠０　　　　　　　　　　　　　　　　　　　　　　
　　　　　　０Ｎ−１ ＳＣ２０ Ｓ＠ＯＩ Ｎ−２ ＳＣ２０ ＳＯ２１ メツセージプロセツサチー、プのビン説明ビ　　　　　
ン　　　　　　　　　　　　　　　　　　　　　　　　
能ＬＡＬ　　　　　ローカルバス用アドレスラッチ。 ＬＡＬがアクチブ（高レベル）と なると、アドレス／データバスに 現われるアドレスがラッチされ る。　　ＬＡＬはチップ２０内または 外部から導かれてチップ２０に至る ＬＥＮ−ローカルバス用のデータイネーブル、　　ＬＥ
Ｎ−が低レベルでアク チブとなると、ローカルアドレス ／データバス２３のデータが有効と なる。 ＬＩ／Ｄ−低レベルでアクチブバスの命令またはデータ
、　高レベルのとき は、ＬＩ／Ｄ−命令のフェッチが 進行中であることを示す、　　ＲＯ Ｍ２７とＲＡＭ２２のいずれかを選択 するのに使用することができる。 ＬＲ／Ｗ−低レベルでアクチブのバスの読出しまたは書
込み、　高レベルのと きは、ＬＲ／Ｗ−は読出しサイケ ルが実施中であることを示す。 低レベルのときは、書込みサイケ ルが実施中であることを示す。 ＬＮＭＩ−低レベルでアクチブのバス用のマスク不能割
込み、　これが低しベ ルでアクチブとなると、ＣＰＵ２１ がマスク不能割込みを実行し、ベ クトルアドレスにジャンプする。 ＬＩＲＱ　　　　低レベルでアクチブバス用の割込み要
求、　ピンは３本ある。　割 込みレベルを指定する到来割込み コードを含む。 ＬＢＲＤＹ　　　低レベルでアクチブのバス使用可、　
　ＬＢＲＤＹを低レベルに保 持することにより、外部デバイス が待機状態を導入する。　　このＬ ＢＲＤＹが高レベルとなるまで。 ＣＰＵ２１が待機ステートを続行す る。 ＬＢＲＱＩ−ローカルバス要求１および２゜ＬＢＲＱ２
−　チップ２０へのこれら入力は、それぞれプロトコル
ハンドラチップ １６およびシステムインターフェー スチップ３０により低レベルでアク チブに駆動されて、低レベルでア クチブのバス２３の支配権を要求す る。　　ＬＢＲＱＩ−はＬＢＲＱ２ −に優先する。　チップの低しベ ルでアクチブのバスアービタ２６が これら信号の両者がサンプルし て９次のフェーズでＬＢＲＱＩ− またはＬＢＲＱ２−をアサートす る。 ＬＢＧＲＩ−ローカルバス使用許可ｌおよびＬＢＧＲ２
−２，チップ２０からのこれら出力は、それぞれバスＬ
ＢＧＲ１−ま たはＬＢＧＲ２−に応答して、チ ラフ２０の低レベルで７クチブバス アービタ２８により、低レベルでア クチブに駆動される。　　　ＬＢＲＤ Ｙもアサート　（高レベル）されて いるときは、要求デバイス１６また は２０が′次のサイクルで使用可能で あることを示す。 ＬＢＳＳＹＮＩＩＩニー　　　低レベルで７クチブバス
同期化。 チップ２０のテスト用のみに使用さ れる。　低レベルでアクチブのと きは、このピンによりＣＰＵ２１が クロックゼネレータをクロックＱ ４状態とする。 ＴＥＳＴ−通常の動作時のはＴＥＳＴ−およＴＥＳＴ　
　ＯびＴＥＳＴ　　Ｏは高レベルとなＴＥＳＴ　　ｌ　
　る、　　またテスト時には次のリスＴＥＳＴ　　２　
　）に示す入力テストコードが使用される。 ［ＴＥＳＴ−１［ＴＥＳＴ　　０１　　［ＴＥＳＴ　　
１１　　［丁ＥＳＴ　　２］１　　　　１　　　　　Ｘ
　　　　　Ｘ通常動作。 １　　　　０　　　　　Ｘ　　　　Ｘ チップ２０でＲＡＭ２２がディスエーブルされる。　チ
ップ２０が低レベルでアクチブのバスマスタのときは、
ＲＡＭ２２の領域内のアドレスに対するアクセスは、オ
フチップで行なわれる。 「モジュールインプレース」テストモード、　　チップ
２０の出力ピンがすべてフロート状態とされる。 ０　　　０　　　０　　　　ｌ エントリポイントテストモード、　　ｒ　ＭＰＲＥＳＥ
Ｔ−Ｊがアクチブとなると、デアクチベートされる。　
このコードが現れていると、外部のテスタが低レベルで
アクチブのＣＰＵ２１の制ＷＲＯＭ４５へのアドレス入
力４６の支配権を取る。 チツプ２０の汎用タイマ２５のテストモード、　マイク
ロコードシーケンスが実行されて、タイマのテストが行
なわれる。 特定されていない。 ０　　　　１　　　　０　　　　　Ｘ 制御ＲＯＭ４５用のダンプ、　　　ｒＭＰＲＥｓＥ’ｒ
−Ｊがデアサートされると、ＣＰＵ２１が制御ＲＯＭ４
５の内容をダンプする状態をエンターして、ピン（たと
えばＬＢＧＲ−）の各１３０ピツ　・トコントロールワ
ードをシフトアウトする。　　ＴＥＳτ２ビンがトグル
されて、制御ＲＯＭアドレスレジスタが歩進される。 ０　　　１　　　１　　　　ｘ ＲＡＭ２２のためのリフレッシュモード。 ｒ　ＭＰＲＥＳＥＴ−Ｊがデアサートされると、ＲＡＭ
２２リフレツシユロジツク内の内部接続点のテストを可
能とする状態を、チップ２０がエンターする。 システムインターフェースチップのピン説明ピ　　　　
　ン　　　　　　　　　　　　　　　　　　　　　　　
　１屯ＳＩ／Ｍ　　　　システムモーＦａ択、　　ｒｉ
レベルに保持されているときには、この 入力オインによりチップ３０が８０８６または８０８８
マイクロプロセツサチ ツプ３１とコンパチブルとされる。 またＭモードで低レベルに保持さ れている場合は、このＳＩ／Ｍ− により、チップ３０が６８００マイクロプロセツサチツ
プ３１とコンパチブ ルのフォーマットで動作するよう になる。 Ｓ８／ｌＢ　　　　システム８／１６ビツトハス選択。 低レベルに保持されている場合は １６ビツトデータバス３４によるイン ターフェースモードが選択される （８０８６マイクロプロセツサの場 合）、高レベルに保持されている 場合は、８ビツトデータバス３４が 選択される（８０８８マイクロプロセ ツサの場合）。 ５Ｒ３ＥＴ　　　システムリセット、　この入力ピンに
よりアダプタｌＯ全体が既知の 初期状態におかれる。　　この信号 は、チップ３０によりＬＲＥＳＥＴ −ピン経由でチップ２０に伝達され る。 ５Ｃ８−システムチップ選択、　ホストＣＰＵ３１から
のチップ３０への人力ピ ンで、ホストプロセッサ１２がチッ プ３０に対するメモリマップドＩ１ ０を実行して、読出しまたは書込 みを行なうことができるようにす るチップ選択ピンとしてはたらく ＳＲ３Ｏシステムレジスタ選択、　　これら５Ｒ３Ｉ　
　　　Ｓ木のピンにより、ホストＣＰＵ５ＲＳ２　　　
３１からチップ３０へのメモリマツプ）Ｉ１０アクセス
中、アドレスす べきワードないしバイトが選択さ れる。 ５８ＨＥ−／５ＲＮＷ　　　システムバイトハイイネー
ブルまたは読出し／非書込み、　　Ｉモー ド　（Ｓｌ／Ｍ＝１）ではこのピンは低レベルでアクチ
ブのバイトハイイネ ープル信号５８ＨＥ−としてはた らき１Ｍモード（Ｓｌ／Ｍ＝　Ｏ）では。 高レベルで読出しサイクルを示 し、低レベルで書込みサイクルを 示す制御信号としての役割を果た す、　このピンはチップ３０により システムバス３４に出力として駆動 され、ホストＣＰＵ３１からチップ ３０へのメモリマップドＩ１０アク セス中は入力となる。 ５ＲＷ−／５ＬＤＳ　　　システム書込みストローブま
たは下位データストローブ、　　Ｉモー ドではこのピンは低レベルでアク チブ書込みストローブとしてはた らき９Ｍモードでは低レベルでア クチブの下位データストローブと しての役割を果たす、　　メモリマ ツプ）Ｉ１０中はチップ３０への入 力となり、ＤＭＡ時は出力となる ５ＲＤ−／５ＵＤＳ　　　システム読出しストローブま
たは上位データストローブ、　　Ｉモー ドではこのピンは、読出しサイケ ルがシステムバス３４で実行される ことを示す低レベルでアクチブの ストローブとしてはたらき２Ｍモ ードでは、システムバス３４の最上 位バイトで転送されることを示す 低レベルで、アクチブ上位データ ストローブとしての役割を果た す、　メモリマップドＩ１０中は チップ３０への入力となり、ＤＭＡ 時は出力となる。 ５ＲＡＳ／５ＡＳ−システムレジスタアドレスストロー
ブまたはメモリアドレスストロ ーブ、　　■モードではこのピン は、システムレジスタアドレスス トロープとしてはたらき、これに よって５ＯＳ−、５ＲＳＯ〜５ＲＳ２および５８ＨＥ−
等がラッチされる。　　Ｉモー ドでは５８ＨＥ−人力もラッチされ る。　　ミニマムチップシステムで は５ＲＡＳは、典型的にはホストｃｐ Ｕ３１のＡＬＥ出力に接続される。 このラッチ機能は拡張８０８Ｅｌ／８０８８システムで
通常望ましいとされて いるごとく、容易に破棄され、非 多重化アドレスや非多重化データ バスをサポートする。　これら入 力のための内部ラッチは５ＲＡＳが高 レベルにとどまる限り、トランス ペアレントに保持されてこのピン を高レベルにストラップし、　ＳＣＳ−５８ＨＥ−およ
び５ＲＳＯ〜５ＲＳ２人力における信号を、ＣＰＵ３１
からのＡＬ Ｅストローブとは独立して印加さ せる。　Ｍモードでは、このピン は低レベルでアクチブのアドレス ストローブとしてはたらき、メモ リマップドＩ１０中は千゛ツブ３０へ の入力となり、ＤＭＡ時は出力と なる。 ５ＲＤＹ−／５ＤＴＡＣＫ−システムバス使用可または
データ転送確認、　■モードでは、この ピンは低レベルでアクチブデータ スレディとしてはたらき２Ｍモー ドでは低レベルでアクチブデータ 転送確認信号としての役割を果た す、　　５ＲＤＹ−／５ＤＴＡＣＫ−信号の目的は、バ
スマスタに対してデータ転 送が完了したことを知らせること である。　　５ＲＤＹ−／５ＤＴＡＣＫ−は内部的に５
８ＣＬ　Ｋに同期され、ステータスＴ２で該５８ＣＬ　
Ｋの立ち下り以前にそのアサートを行なわなければ ならない、　　５ＲＤＹ−／５ＤＴＡＣＫ−はさらに、
メモリマップドＩ１０用に システムインターフェースチップ ３０が選択されたときには出力とな り、それ以外のときは入力となる ５ＡＬＥ　　　　システムアドレスラッチイネーブル、
　各ＤＭＡサイクルの開始時 には、チップ３０からのこの出力に より、多重化アドレス／データラ インからのアドレスの１６個のＬＳ Ｂを外部からラッチするイネーブ ルパルスが供給される。 ５ＸＡＬ　　　　システム拡張アドレスラウチ。 この出力により、２４ビツトシステ ムアドレスの８個の拡張ビットを （チップ３０の外部から）ラッチす るのに用いるイネーブルパルスが 供給される。　この５ＸＡＬは各ブロ ックの転送時の最初のサイクルに 、先立って能動化され、その後では （ＤＭＡアドレスカウンタの歩進 により下位１６ビツトのキャリーア ウトが行なわれる度に）必要に応 じて能動化される。 ５ＤＩＲシステムデータ方向、　　この出力により、デ
ータが移動しつつある 方向を示す信号が、外部のデータ バッファに供給される。　　メモリ マツプ）Ｉ１０書込み中およびＤ ＭＡ読出し中は、この５ＤＩＲは低レ ベル（入力モード）となり、メモ リマップドＩ１０（Ｍに１０）読出し 中およびＤＭＡ書込み中は、　５ＤＩＲは高レベル（出
力モード）とな る、　すなわち。 ５ＤＤＩＲ万泗　ＭＭＩＯＤＭＡ ０　　　人力　書込み　　読出し ｌ　　　出力　読出し　−書込み システムインターフェースチップ ３０がメモリマップドＩ１０または ＤＭＡ動作に関与していないとき は、　５ＩＩＤＩＲはデフオールドにより高レベルとな
る。 ５ＤＢＥＮ−システムデータバスイネーブル。 この出力により、チップ３０の外部 のシステム１２内のデータバッファ に低レベルでアクチブのイネーブ ル信号が供給され、これにより。 これらのバッファが高インピーダ ンス状態から脱してデータの伝送 を開始する。　この出力は、メモ リマップドＩ１０およびＤＭＡ時 は能動化される。 ５ＯＷＮ−システムバスオウン、　この出力はＤＭＡサ
イクル期間中は低しベ ルでアクチブとなって、外部デフへ イスに対してチップ３０がシステム バスの支配権を取ったことを知ら ゛せる。　　この５ＯＷＮ−はさら に、アドレスおよびバス制御信号 を駆動するバストランシーバチッ プのイネーブル信号を駆動する。 ５８ＣＬＫ　　　システムバスクロック、　　これは外
部クロック信号で、これによ り、チップ３０がそのバスメモリマ ップトＩ１０およびＤＭＡのタイ ミングを同期化させる。 ５ＨＲＱ／　　　システム保持要求またはバス要５８Ｒ
Ｑ−求、　　この出力はＤＭＡ転送にそなえてシステム
バス３４の支配権を 要求するのに用いられる。　　Ｉモ ードでは標準８８０００インターフエ ースで特定されているように、高 レベルでアクチブの保持要求ピン である、　Ｍモードでは、標準６８ ０００　インターフェースで特定され ているように、低レベルでアクチ ブの保持要求ピンである。 Ｓ　ＨＬ　Ｄ　Ａ／　　システム保持確認またはバス使
用５８ＧＲ−許可、　　Ｉモードでは標準ｅｓｏｏ。 インターフェースで特定されてい るように、ＤＭＡ保持要求が確認 されたことを示す高レベルでアク チブの保持要求ピンである。　Ｍ モードでは標準８８０００インターフ エースで特定されているように。 低レベルでアクチブのバス使用許 可ピンである。　いずれのモード でも、内部的に５８ＣＬＫと同期 されている。 ５８ＢＳＹ−システムバスビジー、　　この入力により
８８０００スタイルのバス使用 許可確認（ＢＧＡＣＫ−）信号の値をサンプルする。Ｃ
ＰＵ３０は、システ ムバス３４を駆動するに先立って。 この５８ＢＳＹ−の高レベルをサンプルする必要がある
。　その動作はエ モードおよびＭモードのいずれに も特定されている。 ’Ｓ　Ｂ　ＲＬ　Ｓ−システムバス解除、　この入力は
ＤＭＡ期間中に低レベルでアクチ ブに駆動されて、より優先順位の 高いデバイスによりシステムバス ３４およびチップ３０が可及的速やか に該バスを解除するよう、要求し ていることを知らせる。　チップ ３０がＤＭＡを行なっていないとき は、この入力は無視される。　　そ の動作はＩモードおよびＭモード のいずれにも特定されている。 Ｓ　Ｉ　ＮＴＲ／　　システム割込み要求、　この出力
５ＩＲＱ−はチップ３０により活性化されて。 ホストプロセッサ１２に割込み要求 信号を送る。　エモードでは高し ベルでアクチブ、Ｍモードでは低 レベルでアクチブとなる。 Ｓ　Ｉ　ＡＣＫ−システム割込み確認、　　この入力は
ホストプロセッサ１２により低レ ベルでアクチブに駆動されて、チ ツブ３０からの割込み要求を確認す る。　　チップ３０はその割込みベク トルをシステムバス３４にゲートす ることにより、この信号に応答す る。　割込みサイクルを要しない システムバスは、　５ＩＡＣに−を高レベルにストラッ
プすることもある。 ５８ＥＲＲ−バス誤り、　この入力はＤＭＡサイクル中
に低レベルでアクチブに 駆動されて、チップ３０に対してそ のＤＭＡサイクルを変則的に終了 させねばならぬことを知らせる。 この入力はＥｉ８０００マイクロプロセッサのバスエラ
ー信号に相当する ものである。　内部的に５８ＣＬ Ｋと同期され、エモードおよびＭ モードでサンプルされる。 ５ＡＤＨシステムアドレス／データバス　（Ｏ〜７　　
　　高位バイト）、　これは１６ビツトアドレス／デー
タバス３４の最上位バ イトで、■モードではホストシス テムのアドレス／データバス３４の ビット１５〜Ｂ　（８０８Ｂの標準ビット番号決定法に
従う）に割り当てら れ９Ｍモードではホストシステム のアドレス／データバスのビット ７〜０に割り当てられる。 ５ＡＤＬ　　　　システムアドレス／データバス　（Ｏ
〜７　　　　低位バイト）、　　これは１８ピツドア゛
　ドレス／データバス３４の最下位バイトで、Ｉモード
ではホストシス テムのアドレス／データバス３４ノ ビツト７〜Ｏ（８０８Ｂの標準ビット 番号決定法に従う）に割り当てら れる。 ５Ｐ）（システムパリティ、高レベル。 ５ＡＤＬ　Ｏ〜７経由で伝送される各データまたはアド
レス用の奇数番パ リティを含む。 ＳＰＬ　　　　　システムパリティ、低レベル。 ５ＡＤＬ　Ｏ〜７経由で伝送される各データまたはアド
レス用の奇数番パ リティを含む。 ＬＢＣＬＫＩ　　ローカルバスクロックｌおよび口ＬＢ
ＣＬＫ２　−カルバスクロック２．　　これらの信号は
あらゆるローカルバス転 送用の入力クロックである。 ＬＡＬ　　　　　ローカルアドレスラッチイネーブル、
　各ローカルバスサイクルの 開始時に、ＬＡＬがまず高レベル に、ついで低レベルに駆動され。 アドレスローカルバス２３を外部ラ ッチにストローブする。　　このＬ ＡＬ信号はローカルバス２３がチッ プ３０により制御されているときに はチップ３０の出力となり、それ以 外の場合はチップ３０への入力とな る。

【図面の簡単な説明】

第１図は大発明による特徴を有するマイクロは第１図に
示す通信ループに用いるデータフレームを示すタイミン
グ図、第２図は第１図に示す通信ループにおけるステー
ションのひとつの概略的な構成を示すブロック図、第２
ａ図は第２図に示すマイクロプロセッサにおけるローカ
ルＣＰＵデバイスに用いるワード、バイトおよびビット
の定義を示す図、第２ｂ図は第２図に示すローカルＣＰ
ＵデバイスのローカルＲＡＭおよびローカルＲＯＭを含
むローカルメモリのメモリマツプを示す図。 第２ｃ図は「ワークスペース」と証するメモリ領域にお
ける多数の相隣るメモリ位置を示す図、第２ｄ図は第２
図に示すマイクロプロセッサのローカルＣＰＵデバイス
における各種の動作態様時のタイミングチャート図、第
３図は第２図に示すマイクロプロセッサとして用いるロ
ーカルＣＰＵないし中央演算装置を含むＭＯＳ／ＬＳＩ
マイクロプロセッサの電気回路構成を示すブロック図、
第３ａ図は第３図に示すマイクロプロセッサの一部をな
すローカルＣＰＵを拡大して示すブロック図、第４図は
第３図に示す構成中のローカルＣＰＵを含む半導体チッ
プを拡大して、該装置の各部のレイアウトを示すブロッ
ク図、第４ａ図は第４図に示すレイアウトの一部とくに
そのレジスタの線状部を拡＋１．で云す園−鎮５ａｌ”
ｉｄｉ士筑３（支）お上び第３ａ間に示すローカルＣＰ
Ｕにおけるスワップバスの配線を示す結線図、第５ｂ図
は同じく第３図および第３ａ図に示すローカルＣＰＵに
おけるデータレジスタおよびにレジスタの各段ないしビ
ー２トの１段ないし１ビット分の回路構成を示す結線図
、第５ｃ図は同じく第３図および第３ａ図に示すローカ
ルＣＰＵにおけるメモリアドレスレジスタ、プログラム
カウンタ、およびワークスペースポインタレジスタの各
段ないしビットの１段ないし１ビット分の回路構成を示
す結線図、第５ｄ図は同じく第３図および第３ａ図に示
すローカルＣＰＵにおける一部レジスタの各段ないしビ
ットの１段ないし１ビット分の回路構成を示す結線図、
第５ｅ図は同じく第３図および第３ａ図に示すローカル
ＣＰＵにおけるＡＬＵの各段ないしビットの１段ないし
１ビ一２ト分の回路構成を示す結線図、第５ｆ図は同じ
く第３図および第３ａ図に示すローカルＣＰＵにおける
ＭＱシフトレジスタの各段ないしビットの１段ないし１
ビット分の回路構成を示す結線図、第５ｇ図は同じく第
３図および第３ａ図に示すローカルＣＰＵにおけるステ
ータスレジスタおよび命令レジスタの各段ないしビット
の１段ないし１ビット分の回路構成を示す結線図、第６
図は第２図、第３図、第３ａ図、第４図および第４ａ図
に示すローカルＣＰＵに用いるコントロールＲＯＭの一
例を示す図、第７ａ図は加法演算動作を行なうのに用い
る１６ビツト命令ワードを示す図、第８図は第３図第５
ａ図ないし第５ｇ図に示す構成中マイクロコードな用い
てテストを行、なう回路の一例を示す図、第９図は第２
図に示すステーションの一部をなすタイマ回路の一例を
示す図である。 １０、、、ステーション（アダプタ）。 １１、、、信号伝送路。 １２、、、ホストプロセッサシステム。 １６、、、プロトコルハンドラ。 ２０、、、メツセージプロセッサチップ。 ２１、、、ローカルＣＰＵ。 ２２、、、ローカルＲＡＭ。 ２３、、、アドレス／データバス。 ２７、、、ローカルＲＯＭ。 ３０、、、ホストＣＰＵ。 ４０、、、ＡＬＵ。 ４１、、、制御コマンド信号、制御コマンドライン。 ４５、、、コントロールＲＯＭ。 ＩＲ，ＳＴ、ＭＱ、Ｔ、ＷＰ、ＰＣ、ＭＡＤ、に、、、
レジスタ。 Ｓ、、、、スワップバス。 出願人　　　　テキサス　インスツルメンツインコーポ
レイテッド ｒｔｇ、ｚｃ 二トーーー４１Ｌ−一（動イＴ−―；唾−１１−さ？テ
畔−−−−−−−−−−−−→；Ｆｔ’り、５ｄ Ｆｔ’り、５ｆ Ｆｔ’グ、ｓｇ ［株］１発明者　　　ステファン　ピー、サ　　アカラ
イゼ゛ン　　　　　　　ン ＠発明　　者　　マーク　エイ、スタム　　アバウ　　
　　　　　　　り ０発　明　者　　オツド　エヌ、ファニ　　アニ　　　
　　　　　　　　　　　　ン メリカ合衆国テキサス州、ヒユーストン　ワイアウアイ
メリカ合衆国テキサス州、ヒユーストン　ニス、ウィル
レスト　ドライブ９９０１ メリカ合衆国テキサス州、ヒユーストン　スパイスレイ
２　発明の名称 −データ通信用アダプタのインテリジェントコントロー
ル用プロセッサのアーキテクチャ ３　補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国テキサス州ダラス、ノースセシ
トラル　エクスプレスウェイ　１３５００４代理人〒１
５０ ５　補正命令の日付　　昭和６０年４月ｌＯ日（昭和６
０年４月３０日発送） ６　補正により増加する発明の数　　　０７　補正の対
象　　　　願書の「発明者の住所」の欄、明細書の第４
８頁と第５６頁、「図面の簡単な説明」に機能するデー
タ通信システムで、各ステーションにはメモリおよび各
種の周辺装置をそなえたホストプロセッサが配置されて
、独立したワークステージ覆ンとして機能するようにな
っている。 このリングに対するアクセスは、フリー（使用中）また
ばビジー（不使用）のトークン（送信許可証）を個々の
ステーション間でリングを巡回させるトークンパッシン
グにより制御される。　このようなトークンリング方式
としては、米国特許第３．５９７，５４９号にその初期
の例が記載されている。 またさらに進んだものとしては、いわゆるミュンヘンリ
ングがＩＢＭにより開発されており、これについてはＩ
ｔ）ｒｏｃｅｄｉｎｇｓ　ｏｆ　Ｎａｔｉｏｎａｌ　Ｔ
ｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ　Ｃｏｎｆｅｒｅ
ｎｃｅＪ　（１９８１年１１月、　　Ａ、２．２．１−
Ａ、２．２．８．頁）にその報告がある。　さらにこの
ような通信方式に用いる標準プロトコルに関しては、Ｉ
ＥＥＥからトークンリングについての８０２．５号提案
や、欧州コンピュータ製造業者機構（Ｅｕｒｏｐｅａｎ
　Ｃｏｍｐｕｔｅｒ　Ｍａｎｕｆａｃｔｕｒｅｒｓ　Ｏ
ｒｇａｎｉｚａｔｉｏｎ）による同様の報告がある。 信するまで待機し、受信されたトークンを「フリー」（
不使用）から「ビジー」　（使用中）に変更して当該デ
ータを次に転送する。　このデータ信号送出ステーショ
ンの入力にさきに送出したメツセージが返ってくること
により、該メツセージがループを一巡したものと判断し
て、当該ステーションは再び「フリー」のトークンを送
り出すのである。　　このように構成した第１図の通信
ループはトークンリング型ローカルエリアネットワーク
に関するＩＥＥＥ　８０２．５規格により動作するもの
で、この種のシステムについては例えばｒ　ＩＢＭ　　
Ｓｙｓｔｅｍｓ　ＪｏｕｒｎａｌＪ　（Ｄｉｘｏｎ、　
５ｔｒｏｌｅ、　Ｍａｒｋｏｖ；　　１９Ｂ３年第２７
巻第１号および第２号、　　４７−８２頁、　１９８３
）およびｒ　ＩＢＭ　Ｊｏｕｎａｌ　ｏｆ　Ｒｅ５ｅａ
ｒｃｈ　ａｎｄＤｅｖｅｌｏｐｍｅｎｔＪ　　（Ｎ、　
Ｃ，５ｔｒｏｌｅ；第２７巻第５号、　　４８１−４！
ａ８頁；１９８３年９月）等にその記載がある。 各ステーションｌＯはその人力１３に信号伝送路１１か
らのデータを受け取って、出力１４から次のステーショ
ンにそのデータを送り出す、　データは信号の時間差方
式を用いたマンチェスター符号化４、図面の簡単な説明 （１〕第２１７頁第１０行 「第３図は第２図に」を「第３図、第３Ａ図は第２図に
」に補正する。 （２）第２１９頁第５行 「第７ａ図」を「第７図」に補正する。

Claims (75)

【特許請求の範囲】
1. （１）ａ）信号伝送路と、 ｂ）この信号伝送路に接続した複数のステーションとか
   らなり、これらステーションの各々に前記信号伝送路か
   らのディジタルデータを入力させるとともに、ディジタ
   ルデータを該伝送路に伝送するように構成し、前記ステ
   ーションの各々は ｉ）メインＣＰＵと、メインメモリと、周辺Ｉ／Ｏ装置
   とを含み、前記メインＣＰＵ、前記メインメモリおよび
   前記周辺Ｉ／Ｏ装置を互いに結合するシステムバス手段
   を有するメインプロセッサと、 ｉｉ）ローカルＣＰＵと、読出し専用メモリと、ローカ
   ル読出し／書込みメモリとを含み、前記ローカルＣＰＵ
   、前記読出し専用メモリおよび前記ローカル読出し／書
   込みメモリを互いに結合するローカルバス手段を有する
   通信プロセッサと、 ｉｉｉ）前記システムバス手段を前記ローカルバス手段
   と結合することにより、前記メインＣＰＵが前記ローカ
   ル読出し／書込みメモリにデータを転送し、前記ローカ
   ルＣＰＵが前記メインメモリにデータを転送しうるよう
   にした第一のアクセス手段と、 ｉｖ）前記信号伝送路に接続した入力 と信号受取りバッファメモリに接続した出力とを有する
   信号受取り手段、および前記信号伝送路に接続した出力
   と信号送出バッファメモリに接続した入力とを有する信
   号送出手段と、 ｖ）前記信号伝送路から前記信号受取手段にデータ入力
   したことに応答する信号受取り／送出制御手段と、 ｖｉ）前記信号受取りバッファメモリと前記信号送出バ
   ッファメモリとを前記ローカルバス手段と結合させ、前
   記信号受取り／送出制御手段に応答して前記ローカル読
   出し／書込みメモリにアクセスすることにより、前記信
   号受取りバッファメモリから該ローカル読出し／書込み
   メモリに受取りデータを書き込むとともに、該ローカル
   読出し／書込みメモリから該信号受取りバッファメモリ
   に送出データを読み出す第二のアクセス手段とからなる
   ことを特徴とするディジタルデータ通信システム。
2. （２）前記信号伝送路はこれをループ状の一方向の伝送
   路とし、さらに前記ステーションの各々に該伝送路のれ
   流からデータを入力し該伝送路の下流にデータを送出す
   るようにした特許請求の範囲第１項に記載のディジタル
   データ通信システム。
3. （３）前記信号伝送路へのアクセスは送出データに含ま
   れかつ該ループ状の信号伝送路を前記ステーション間で
   受け渡されるトークンにより制御するようにしてなる特
   許請求の範囲第２項に記載のディジタルデータ通信シス
   テム。
4. （４）データは前記信号伝送路をビットシリアルで伝送
   されるものとし、前記信号受取り手段は直列−並列変換
   手段を有し、前記信号送出手段は並列−直列変換手段を
   有してなる特許請求の範囲第３項に記載のディジタルデ
   ータ通信システム。
5. （５）送出すべき複数のデータバイトからなるフレーム
   を前記メインＣＰＵによる制御のもとに前記メインメモ
   リで生成し、このフレームを該メインＣＰＵの主導によ
   り前記システムバスおよび前記ローカルバス手段を介し
   て前記ローカル読出し／書込みメモリに転送し、ついで
   該フレームを前記信号受取り／送出制御手段による制御
   のもとに前記ローカルバス手段および前記信号受取りバ
   ッファメモリを介して前記送出手段に転送するようにし
   てなる特許請求の範囲第４項に記載のディジタルデータ
   通信システム。
6. （６）前記メインメモリで生成されかつ前記ステーショ
   ンにより前記信号伝送路を転送されるデータフレームは
   前記ステーションのうちの特定のステーションを表す送
   信先アドレスと、発信源であるステーションを表す発信
   源アドレスを含むようにしてなる特許請求の範囲第５項
   に記載のディジタルデータ通信システム。
7. （７）前記ローカルＣＰＵは前記ローカルバス手段を介
   してローカル読出し専用メモリからフェッチされた命令
   を実行するものであり、また前記メインＣＰＵは前記シ
   ステムバスを介して前記メインメモリからフェッチされ
   た命令を実行するものであるようにしてなる特許請求の
   範囲第６項に記載のディジタルデータ通信システム。
8. （８）ａ）ループ状の一方向ビットシリアルな信号伝送
   路と、 ｂ）この信号伝送路に接続した複数の互いに独立したス
   テーションとからなり、これらステーションの各々に前
   記信号伝送路からアクセス制御トークンを含むディジタ
   ルデータを入力させるとともに、アクセス制御トークン
   を含むディジタルデータを該伝送路に伝送するように構
   成し、前記ステーションの各々は ｉ）メインＣＰＵと、メインメモリと、周辺Ｉ／Ｏ装置
   とを含み、前記メインＣＰＵ、前記メインメモリおよび
   前記周辺Ｉ／Ｏ装置を互いに結合するシステムバスを有
   するメインプロセッサと、 ｉｉ）ローカルＣＰＵと、読出し専用メモリと、ローカ
   ル読出し／書込みメモリとを含み、前記ローカルＣＰＵ
   、前記ローカル読出し専用メモリおよび前記ローカル読
   出し／書込みメモリを互いに結合するローカルバス手段
   を有する通信プロセッサと、 ｉｉｉ）前記システムバスを前記ローカルバス手段と結
   合することにより、前記メインＣＰＵが前記メインメモ
   リから前記ローカル読出し／書込みメモリにデータを転
   送するよう促し、前記ローカルＣＰＵが前記ローカルメ
   モリから前記メインメモリに前記ローカルバス手段およ
   び前記システムバスを介してデータを転送するよう促す
   ようにした第一のアクセス制御手段と、 ｉｖ）前記信号伝送路に接続した直列入力および信号受
   取りバッファメモリに接続した並列出力を有する信号受
   取り手段と、 ｖ）前記信号伝送路から前記信号受取手段にデータ入力
   したことに応答する信号受取り／送出制御手段と、 ｖｉ）前記信号受取りバッファメモリと前記信号送出バ
   ッファメモリとを前記ローカルバス手段と結合させ、前
   記信号受取り／送出制御手段に応答してこれら信号受取
   りバッファメモリと前記信号送出バッファメモリとの間
   で前記ローカルバス手段を介してデータを転送するよう
   促すことにより、前記ローカル読出し／書込みメモリに
   受取りデータを書き込むとともに、該ローカル読出し／
   書込みメモリから送出データを読み出す第二のアクセス
   制御手段とからなることを特徴とするディジタルデータ
   通信システム。
9. （９）前記信号受取り手段は直列−並列変換手段を有し
   、前記信号送出手段は並列−直列変換手段を有し、さら
   に前記ローカルアドレス／データロス手段および前記シ
   ステムバスの各々は並列バスを有してなるようにした特
   許請求の範囲第８項に記載のディジタルデータ通信シス
   テム。
10. （１０）送出すベき複数のデータバイトからなるフレー
    ムを前記メインＣＰＵによる制御のもとに前記メインメ
    モリで生成し、このフレームを該メインＣＰＵの主導に
    より前記第一のアクセス手段によって前記システムバス
    および前記ローカルバス手段を介して前記ローカル読出
    し／書込みメモリに転送し、ついで該フレームを前記第
    二のアクセス手段によって前記信号受取り／送出制御手
    段による制御のもとに前記ローカルバス手段を介して前
    記送出手段に転送するとともに、前記信号受取り／送出
    制御手段により、前記フレームの始点で前記トークンに
    加えるようにしてなる特許請求の範囲第９項に記載のデ
    ィジタルデータ通信システム。
11. （１１）前記メインメモリで生成されかつ前記ステーシ
    ョンにより前記信号伝送路を転送されるデータフレーム
    は前記ステーションのうちデータを受け取るべき特定の
    ステーションを表す送信光アドレスと、発信源であるス
    テーションを表す発信源アドレスを含むようにしてなる
    特許請求の範囲第１０項に記載のディジタルデータ通信
    システム。
12. （１２）前記ローカルＣＰＵは前記ローカルバス手段を
    介してローカル読出し専用メモリからフェッチされた命
    令を実行するものであり、また前記メインＣＰＵは前記
    システムバスを介して前記メインメモリからフェッチさ
    れた命令を実行するものであるようにしてなる特許請求
    の範囲第８項に記載のディジタルデータ通信システム。
13. （１３）前記第一のアクセス制御手段はメモリマップド
    Ｉ／Ｏチャンネルと直接メモリアクセスチャンネルを含
    み、該メモリマップドＩ／Ｏチャンネルにより前記メイ
    ンＣＰＵに前記ローカルバス手段を介して前記ローカル
    読出し／書込みメモリをアクセスさせ、また前記直接メ
    モリアクセスチャンネルにより前記メインメモリと前記
    ローカル読出し／書込みメモリとの間でデータを転送さ
    せるようにしてなる特許請求の範囲第１２項に記載のデ
    ィジタルデータ通信システム。
14. （１４）システムＣＰＵと、システムメモリと、システ
    ムバスとを有するプロセッサシステムをデータ通信用信
    号伝送路に接続するディジタルデータ通信用アダプタに
    おいて、 ａ）ローカルＣＰＵと、ローカルメモリと、これらロー
    カルＣＰＵとローカルメモリとを互いに接続するローカ
    ルバスとを有するプログラマブルプロセッサ装置と、 ｂ）前記ローカルバスを前記システムバスと結合させて
    前記システムメモリと前記ローカルメモリとの間でデー
    タを転送させるようにしたシステムインターフェースデ
    バイスと、 ｃ）前記ローカルバスを前記信号伝送路に結合させてこ
    の信号伝送路と前記ローカルメモリとの間でデータを転
    送させるようにしたデータ通信用インターフェースデバ
    イスとからなり、 ｄ）このデータ通信用インターフェースデバイスと、前
    記システムインターフェースデバイスと、前記ローカル
    ＣＰＵとがすべて前記ローカルバスの制御にかかわるよ
    うにしたことを特徴とするディジタルデータ通信用アダ
    プタ。
15. （１５）前記ローカルＣＰＵは前記ローカルバスにより
    アクセスされるローカル読出し専用メモリに記憶された
    プログラム命令により動作するようにしてなる特許請求
    の範囲第１４項に記載のディジタルデータ通信用アダプ
    タ。
16. （１６）前記ローカル読出し専用メモリは前記データ通
    信用インターフェースデバイス内に含まれるようにして
    なる特許請求の範囲第１５項に記載のディジタルデータ
    通信用アダプタ。
17. （１７）前記システムインターフェースデバイスはメモ
    リマップドＩ／Ｏチャンネルと直接メモリアクセスチャ
    ンネルを含み、該メモリマップドＩ／Ｏチャンネルによ
    り前記システムＣＰＵに前記ローカルメモリをアクセス
    させてコマンドならびにステータス情報を転送させ、ま
    た前記システムＣＰＵまたはローカルＣＰＵによってデ
    ータの転送が開始された後、前記直接メモリアクセスチ
    ャンネルにより前記システムインターフェースデバイス
    による制御のもとに前記システムメモリと前記ローカル
    メモリとの間でデータを転送させるようにしてなる特許
    請求の範囲第１５項に記載のディジタルデータ通信用ア
    ダプタ。
18. （１８）前記データ通信用インターフェースデバイスは
    直接メモリアクセスチャンネルを有し、この直接メモリ
    アクセスチャンネルにより該データ通信用インターフェ
    ースデバイスによる制御のもとにローカルＣＰＵまたは
    データ通信用インターフェースデバイスによるデータの
    転送開始後データを前記信号伝送路と前記ローカルメモ
    リとの間で転送するようにしてなる特許請求の範囲第１
    ５項に記載のディジタルデータ通信用アダプタ。
19. （１９）前記プログラマブルデバイスは前記ローカルバ
    スに対するアクセスを制御するバスアービトレーション
    手段を含み、前記データ通信用インターフェースデバイ
    スはこのアクセス動作についての第一位の優先度を有し
    、前記システムインターフェースデバイスは該アクセス
    動作についての第二位の優先度を有し、さらに前記ロー
    カルＣＰＵは該アクセス動作についてこれらより低位の
    優先度を有するようにしてなる特許請求の範囲第１５項
    に記載のディジタルデータ通信用アダプタ。
20. （２０）前記システムインターフェースデバイスはメモ
    リマップドＩ／Ｏチャンネルと直接メモリアクセスチャ
    ンネルを含み、該メモリマップドＩ／Ｏチャンネルによ
    り前記メインＣＰＵに前記ローカルメモリをアクセスさ
    せてコマンドならびにステータス情報を転送させ、また
    前記システムＣＰＵまたはローカルＣＰＵによってデー
    タの転送が開始された後、前記直接メモリアクセスチャ
    ンネルにより前記システムインターフェースデバイスに
    よる制御のもとに前記メインメモリと前記ローカルメモ
    リとの間でデータを転送させるようにするとともに、前
    記データ通信用インターフェースデバイスは直接メモリ
    アクセスチャンネルを有し、この直接メモリアクセスチ
    ャンネルにより該データ通信用インターフェースデバイ
    スによる制御のもとにローカルＣＰＵまたはデータ通信
    用インターフェースデバイスによるデータの転送開始後
    データを前記信号伝送路と前記ローカルメモリとの間で
    転送するようにし、さらに前記プログラマブルデバイス
    は前記ローカルバスに対するアクセスを制御するバスア
    ービトレーション手段を含み、前記データ通信用インタ
    ーフェースデバイスはこのアクセス動作についての第一
    位の優先度を有し、前記システムインターフェースデバ
    イスは該アクセス動作についての第二位の優先度を有し
    、さらに前記ローカルＣＰＵは該アクセス動作について
    これらより低位の優先度を有するようにしてなる特許請
    求の範囲第１５項に記載のディジタルデータ通信用アダ
    プタ。
21. （２１）ａ）信号伝送路と、 ｂ）この信号伝送路に接続した複数のステーションとか
    らなり、これらステーションの各々に前記信号伝送路か
    らのディジタルデータを入力させるとともに、ディジタ
    ルデータを該伝送路に伝送するように構成し、前記ステ
    ーションの各々は ｉ）メインＣＰＵと、メインメモリと、周辺Ｉ／Ｏ装置
    とを含み、前記メインＣＰＵ、前記メインメモリおよび
    前記周辺Ｉ／Ｏ装置を互いに結合するシステムバスを有
    するメインプロセッサと、 ｉｉ）ローカルＣＰＵと、読出し専用メモリと、ローカ
    ル読出し／書込みメモリとを含み、前記ローカルＣＰＵ
    、前記読出し専用メモリおよび前記ローカル読出し／書
    込みメモリを互いに結合するローカルマルチプレックス
    アドレス／データバスを有する通信プロセッサと、 ｉｉｉ）前記システムバスを前記ローカルバス手段と結
    合することにより、前記メインＣＰＵが前記ローカル読
    出し／書込みメモリに直接メモリアクセスするよう促し
    、前記ローカルＣＰＵが前記メインメモリに直接メモリ
    アクセスするよう促しうるようにし、それぞれの直接メ
    モリアクセスを自らの制御のもとに行なわせるようにし
    た第一のアクセス手段と、 ｉｖ）前記信号伝送路に接続した入力と信号受取りバッ
    ファメモリに接続した出力とを有する信号受取り手段、
    および前記信号伝送路に接続した出力と信号送出バッフ
    ァメモリに接続した入力とを有する信号送出手段と、 ｖ）前記信号伝送路から前記信号受取手段にデータ入力
    したことに応答する信号受取り／送出制御手段と、 ｖｉ）前記信号受取りバッファメモリと前記信号送出バ
    ッファメモリとの間でデータの転送を行なうように接続
    され、前記信号受取り／送出制御手段の能動化に応答し
    て前記ローカル読出し／書込みメモリに直接アクセスす
    ることにより、前記信号受取りバッファメモリから該ロ
    ーカル読出し／書込みメモリに受取りデータを書き込む
    とともに、送出バッファメモリを読み出し、前記直接メ
    モリアクセスを自らの制御のもとに行なわせるようにし
    た第二のアクセス手段とからなることを特徴とするディ
    ジタルデータ通信システム
22. （２２）前記信号伝送路はこれをループ状の一方向の伝
    送路とし、さらに前記ステーションの各々に該伝送路の
    上流からデータを入力し該伝送路の下流にデータを送出
    するようにした特許請求の範囲第２１項に記載のディジ
    タルデータ通信システム。
23. （２３）前記信号伝送路へのアクセスは送出データに含
    まれかつ該ループ状の信号伝送路を前記ステーション間
    で受け渡されるトークンにより制御するようにしてなる
    特許請求の範囲第２２項に記載のディジタルデータ通信
    システム。
24. （２４）データは前記信号伝送路をビットシリアルで伝
    送されるものとし、前記信号受取り手段は直列並列変換
    手段を有し、前記信号送出手段は並列直列変換手段を有
    し、さらに前記ローカルアドレス／データバス手段およ
    び前記システムバスの各々は並列バスを有してなる特許
    請求の範囲第２４項に記載のディジタルデータ通信シス
    テム。
25. （２５）送出すべき複数のデータバイトからなるフレー
    ムを前記メインＣＰＵによる制御のもとに前記メインメ
    モリで生成し、このフレームを該メインＣＰＵの主導に
    より前記第一のアクセス手段によって前記システムバス
    および前記ローカルバス手段を介して前記ローカル読出
    し／書込みメモリに転送し、ついで該フレームを前記信
    号受取り／送出制御手段による制御のもとに前記第二の
    アクセス手段によって前記ローカルバス手段および前記
    信号送出バッファメモリを介して前記送出手段に転送す
    るようにしてなる特許請求の範囲第２４項に記載のディ
    ジタルデータ通信システム。
26. （２６）前記メインメモリで生成されかつ前記ステーシ
    ョンにより前記信号伝送路を転送されるデータフレーム
    は前記ステーションのうちの特定のステーションを表す
    送信先アドレスと、発信源であるステーションを表す発
    信源アドレスを含むようにしてなる特許請求の範囲第２
    ５項に記載のディジタルデータ通信システム。
27. （２７）前記ローカルＣＰＵは前記ローカルバス手段を
    介してローカル読出し専用メモリからフェッチされた命
    令を実行するものであり、また前記メインＣＰＵは前記
    システムバスを介して前記メインメモリからフェッチさ
    れた命令を実行するものであるようにしてなる特許請求
    の範囲第２６項に記載のディジタルデータ通信システム
    。
28. （２８）ａ）メインＣＰＵと、メインメモリと、周辺Ｉ
    ／Ｏ装置とを含み、前記メインＣＰＵ、前記メインメモ
    リおよび前記周辺Ｉ／Ｏ装置を互いに結合するシステム
    バス手段を有するメインプロセッサと、 ｂ）ローカルＣＰＵとローカル読出し／書込みメモリと
    を含み、前記ローカルＣＰＵおよび前記ローカル読出し
    ／書込みメモリを互いに結合するローカル双方向アドレ
    ス／データバスを有するローカルプロセッサと、 ｃ）前記システムバスを前記ローカルバスと結合するこ
    とにより、前記メインＣＰＵが前記ローカル読出し／書
    込みメモリをアクセスするよう促し、かつ前記ローカル
    ＣＰＵが前記メインメモリをアクセスするよう促しうる
    ようにし、しかもこれら直接メモリアクセスをそれ自体
    による制御下で行なうようにした第一の直接メモリアク
    セス手段と、 ｄ）前記ローカルバスに接続されて前記ローカル読出し
    ／書込みメモリに直接アクセスすることにより、受取り
    データを遠隔位置のデータ伝送路から該ローカル読出し
    ／書込みメモリに書き込むとともに、このローカル読出
    し／書込みメモリから前記遠隔位置のデータ伝送路にデ
    ータを読み出す第二の直接メモリアクセス手段とからな
    ることを特徴とするディジタルシステム。
29. （２９）前記ローカルバスと結合され、前記第１のアク
    セス手段、第２のアクセス手段および前記ローカルＣＰ
    Ｕから側々にバス要求信号を受け取るバスアービトレー
    ション手段をさらに含み、このバスアービトレーション
    手段により、（１）前記第２のアクセス手段、（２）前
    記第１のアクセス手段、（３）前記ローカルＣＰＵの優
    先順位で前記ローカルバスに対してアクセスさせるよう
    にしてなる特許請求の範囲第２８項に記載のディジタル
    システム。
30. （３０）前記ローカルＣＰＵは前記ローカルバス手段を
    介してローカルＲＯＭからフェッチされた命令を実行す
    るものであり、また前記メインＣＰＵは前記システムバ
    スを介してメインメモリからフェッチされた命令を実行
    するものであるようにしてなる特許請求の範囲第２９項
    に記載のディジタルシステム。
31. （３１）前記第一のアクセス制御手段はメモリマップド
    Ｉ／Ｏチャンネルを含み、該メモリマップドＩ／Ｏチャ
    ンネルにより前記メインＣＰＵに前記第一のアクセス制
    御手段の制御レジスタ手段をアクセスさせ、また前記シ
    ステムバスからの前記ローカル読出し／書込みメモリの
    直接メモリアクセスはこれを該メインＣＰＵによる書込
    みが行なわれたときに前記制御レジスタにより開始させ
    るようにしてなる特許請求の範囲第３０項に記載のディ
    ジタルシステム。
32. （３２）システムＣＰＵと、システムメモリと、システ
    ムバスとを有するプロセッサシステムをデータ通信用信
    号伝送路に接続するディジタルデータ通信用アダプタに
    おいて、 ａ）ローカルＣＰＵと、ローカルメモリと、これらロー
    カルＣＰＵとローカルメモリとを互いに接続するローカ
    ルマルチプレックスアドレス／データバスとを有し、前
    記ローカルメモリは前記ローカルＣＰＵによって実行さ
    れたプログラム命令を記憶する読出し専用メモリとメッ
    セージデータを一時記憶するための読出し／書込みメモ
    リとを含むようにしたプログラマブルプロセッサ装置と
    、 ｂ）前記ローカルアドレス／データバスを前記システム
    バスと結合させて前記システムメモリと前記ローカルメ
    モリとの間で双方向への直接メモリアクセスによりメッ
    セージデータを転送させるようにしたシステムインター
    フェースデバイスと、 ｃ）前記ローカルバスを前記信号伝送路に結合させてこ
    の信号伝送路と前記ローカルメモリとの間で直接メモリ
    アクセスにより双方向にデータを転送させるようにした
    データ通信用インターフェースデバイスとからなり、 ｄ）このデータ通信用インターフェースデバイスと、前
    記システムインターフェースデバイスと、前記ローカル
    ＣＰＵとがすべて前記ローカルバスの制御にかかわるよ
    うにしたことを特徴とするディジタルデータ通信用アダ
    プタ。
33. （３３）前記システムインターフェースデバイスはメモ
    リマップドＩ／Ｏチャンネルと直接メモリアクセスチャ
    ンネルを含み、該メモリマップドＩ／Ｏチャンネルによ
    り前記メインＣＰＵに前記ローカルメモリをアクセスさ
    せてコマンドならびにステータス情報を転送させ、また
    前記システムＣＰＵまたはローカルＣＰＵによってデー
    タの転送が開始された後、前記直接メモリアクセスチャ
    ンネルにより前記システムインターフェース装置による
    制御のもとに前記メインメモリと前記ローカルメモリと
    の間でデータを転送させるようにしてなる特許請求の範
    囲第３２項に記載のディジタルデータ通信用アダプタ。
34. （３４）前記データ通信用インターフェースデバイスは
    直接メモリアクセスチャンネルを有し、この直接メモリ
    アクセスチャンネルにより該データ通信用インターフェ
    ースデバイスによる制御のもとにローカルＣＰＵまたは
    データ通信用インターフェースデバイスによるデータの
    転送開始後データを前記信号伝送路と前記ローカルメモ
    リとの間で転送するようにしてなる特許請求の範囲第３
    ２項に記載のディジタルデータ通信用アダプタ。
35. （３５）前記プログラマブルデバイスは前記ローカルバ
    スに対するアクセスを制御するバスアービトレーション
    手段を含み、前記データ通信用インターフェースデバイ
    スはこのアクセス動作についての第一位の優先度を有し
    、前記システムインターフェースデバイスは該アクセス
    動作についての第二位の優先度を有し、さらに前記ロー
    カルＣＰＵは該アクセス動作についてこれらより低位の
    優先度を有するようにしてなる特許請求の範囲第３２項
    に記載のディジタルデータ通信用アダプタ。
36. （３６）前記システムインターフェースデバイスはメモ
    リマップドＩ／Ｏチャンネルと直接メモリアクセスチャ
    ンネルを含み、該メモリマップドＩ／Ｏチャンネルによ
    り前記システムＣＰＵに前記ローカルメモリをアクセス
    させてコマンドならびにステータス情報を転送させ、ま
    た前記システムＣＰＵまたはローカルＣＰＵによってデ
    ータの転送が開始された後、前記直接メモリアクセスチ
    ャンネルより前記システムインターフェースデバイスに
    よる制御のもとに前記メインメモリと前記ローカルメモ
    リとの間でデータを転送させるようにするとともに、前
    記データ通信用インターフェースデバイスは直接メモリ
    アクセスチャンネルを有し、この直接メモリアクセスチ
    ャンネルにより該データ通信用インターフェースデバイ
    スによる制御のもとにローカルＣＰＵまたほデータ通信
    用インターフェースデバイスによるデータの転送開始後
    データを前記信号伝送路と前記ローカルメモリとの間で
    転送するようにし、さらに前記プログラマブルデバイス
    は前記ローカルバスに対するアクセスを制御するバスア
    ービトレーション手段を含み、前記データ通信用インタ
    ーフェースデバイスはこのアクセス動作についての第一
    位の優先度を有し、前記システムインターフェースデバ
    イスは該アクセス動作についての第二位の優先度を有し
    、さらに前記ローカルＣＰＵは該アクセス動作について
    これらより低位の優先度を有するようにしてなる特許請
    求の範囲第３２項に記載のディジタルデータ通信用アダ
    プタ。
37. （３７）ａ）信号伝送路と、 ｂ）この信号伝送路に接続した複数のステーションとか
    らなり、これらステーションの各々に前記信号伝送路か
    らのディジタルデータを入力させるとともに、ディジタ
    ルデータを該伝送路に伝送するように構成し、前記ステ
    ーションの各々は ｉ）メインＣＰＵと、メインメモリと、周辺Ｉ／Ｏ装置
    とを含み、前記メインＣＰＵ、前記メインメモリおよび
    前記周辺Ｉ／Ｏ装置を互いに結合するシステムバスを有
    するメインプロセッサと、 ｉｉ）ローカルＣＰＵと、ローカル読出し／書込みメモ
    リと、これらローカルＣＰＵと読出し／書込みメモリと
    を互いに接続するローカルアドレス／データバス手段と
    、前記ローカルバス手段によりアクセスされる少なくと
    も１個のカウントレジスタを有するタイマと、前記ロー
    カルバス手段に結合されかつこのローカルバス手段への
    アクセスを制御するためのバスアービタを含むワンチッ
    プマイクロプロセッサと、 ｉｉｉ）前記システムバス手段を前記ローカルバス手段
    と結合することにより、前記メインＣＰＵが前記ローカ
    ル読出し／書込みメモリをアクセスしかつ、前記ローカ
    ルＣＰＵが前記メインメモリにデータをアクセスしうる
    ようにした結合手段と、 ｉｖ）前記信号伝送路に接続した入力と前記ローカルバ
    ス手段に接続した出力とを有する信号受取り手段、およ
    び前記信号伝送路に接続した出力と前記ローカルバスに
    接続した入力とを有する信号送出手段と、 ｖ）前記信号伝送路から前記信号受取手段にデータが入
    力したことに応答して前記ローカル読出し／書込みメモ
    リに直接アクセスすることにより、受取りデータを該ロ
    ーカル読出し／書込みメモリに書き込むとともに、この
    ローカル読出し／書込みメモリから送出データを読み出
    す信号受取り／送出制御手段とからなることを特徴とす
    るディジタル通信システム。
38. （３８）前記信号伝送路はこれをループ状の一方向の伝
    送路とし、さらに前記ステーションの各々に該伝送路の
    上流からデータを入力し該伝送路の下流にデータを送出
    するようにした特許請求の範囲第３７項に記載のディジ
    タルデータ通信システム。
39. （３９）前記信号伝送路へのアクセスは送出データに含
    まれかつ該ループ状の信号伝送路を前記ステーション間
    で受け渡されるトークンにより制御するようにしてなる
    特許請求の範囲第３８項に記載のディジタルデータ通信
    システム。
40. （４０）データは前記信号伝送路をビットシリアルで伝
    送されるものとし、前記信号受取り手段は直列並列変換
    手段を有し、前記信号送出手段は並列直列変換手段を有
    し、さらに前記ローカルアドレス／データバス手段およ
    び前記システムバスの各々は並列バスを有してなる特許
    請求の範囲第３９項に記載のディジタルデータ通信シス
    テム。
41. （４１）送出すべき複数のデータバイトからなるフレー
    ムを前記メインＣＰＵによる制御のもとに前記メインメ
    モリで生成し、このフレームを該メインＣＰＵの主導に
    より前記システムバスおよび前記ローカルバス手段を介
    して前記ローカル読出し／書込みメモリに転送し、つい
    で該フレームを前記信号受取／送出制御手段による制御
    のもとに前記ローカルバス手段を介して前記送出手段に
    転送するようにしてなる特許請求の範囲第４０項に記載
    のディジタルデータ通信システム。
42. （４２）前記メインメモリで生成されかつ前記ステーシ
    ョンにより前記信号伝送路を転送されるたデータフレー
    ムは前記ステーションのうちの特定のステーションを表
    す送信先アドレスと、発信源であるステーションを表す
    発信源アドレスを含むようにしてなる特許請求の範囲第
    ４１項に記載のディジタルデータ通信システム。
43. （４３）前記ローカルＣＰＵは前記バスアービタの制御
    により前記ローカルバス手段を介してローカルＲＯＭか
    らフェッチされた命令を実行するものであり、また前記
    メインＣＰＵは前記システムバスを介して前記メインメ
    モリからフェッチされた命令を実行するものであるよう
    にしてなる特許請求の範囲第３７項に記載のディジタル
    データ通信システム。
44. （４４）前記タイマは前記カウントレジスタにより設定
    されるタイマ期間後前記ローカルＣＰＵにおける前記命
    令の実行を中断させるようにしてなる特許請求の範囲第
    ４３項に記載のディジタルデータ通信システム。
45. （４５）ａ）ループ状の一方向ビットシリアルな信号伝
    送路と、 ｂ）この信号伝送路に接続した複数の互いに独立したス
    テーションとからなり、これらステーションの各々に前
    記信号伝送路からアクセス制御トークンを含むディジタ
    ルデータを入力させるとともに、アクセス制御トークン
    を含むディジタルデータを該伝送路に伝送するように構
    成し、前記ステーションの各々は ｉ）メインＣＰＵと、メインメモリと、周辺Ｉ／Ｏデバ
    イスとを含み、前記メインＣＰＵ、前記メインメモリお
    よび前記周辺Ｉ／Ｏデバイスを互いに結合するシステム
    バスを有するメインプロセッサと、 ｉｉ）ローカルＣＰＵと、ローカル読出し／書込みメモ
    リと、これらローカルＣＰＵと読出し／書込みメモリと
    を互いに接続するローカルアドレス／データバス手段と
    、カウントレジスタおよび前記ローカルＣＰＵに割り込
    む手段とを有するタイマと、前記ローカルＣＰＵおよび
    ローカル読出し／書込みメモリおよび前記タイマのカウ
    ントレジスタを互いに接続するアドレス／データ手段と
    、前記ローカルバス手段へのアクセスを制御するための
    バスアービタを含むワンチップマイクロプロセッサと、 ｉｉｉ）前記バスアービタ手段を含み前記システムバス
    手段を前記ローカルバス手段と結合することにより、前
    記メインＣＰＵが前記システムバスおよび前記ローカル
    バス手段を介して前記ローカル読出し／書込みメモリを
    アクセスするのを促し、かつ前記ローカルＣＰＵが前記
    メインメモリにデータをアクセスするのを促すようにし
    た第一のアクセス制御手段と、 ｉｖ）前記信号伝送路に接続した直列入力と前記ローカ
    ルアドレス／データバス手段に接続した並列出力とを有
    する信号受取り手段、および前記信号伝送路に接続した
    直列出力と前記ローカルアドレス／データバス手段に接
    続した並列入力とを有する信号送出手段と、 ｖ）前記バスアービタを含みかつ前記送出タイミング手
    段の出力を前記ローカルバス手段に入力し、前記信号受
    取／送出制御手段に応答して前記ローカルバス手段を介
    して前記ローカル読出し／書込みメモリをアクセスする
    よう促すことにより、前記信号伝送路から受け取ったデ
    ータを該ローカル読出し／書込みメモリに書き込むとと
    もに、該ローカル読出し／書込みメモリから送出データ
    を読み出してこれを前記信号伝送路に転送するようにし
    た第二のアクセス制御アクセス手段とからなることを特
    徴とするディジタルデータ通信システム。
46. （４６）前記信号受取り手段は直列−並列変換手段を有
    し、前記信号送出手段は並列−直列変換手段を有し、さ
    らに前記ローカルアドレス／データバス手段および前記
    システムバスの各々は並列バスを有してなる特許請求の
    範囲第４５項に記載のディジタルデータ通信システム。
47. （４７）送出すべき複数のデータバイトからなるフレー
    ムを前記メインＣＰＵによる制御のもとに前記メインメ
    モリで生成し、このフレームを該メインＣＰＵの主導お
    よび前記第一のアクセス手段により前記システムバスお
    よび前記ローカルバス手段を介して前記ローカル読出し
    ／書込みメモリに転送し、ついで該フレームを前記第二
    のアクセス手段による制御のもとに前記ローカルバス手
    段を介して前記送出手段に転送するようにしてなる特許
    請求の範囲第４６項に記載のディジタルデータ通信シス
    テム。
48. （４８）前記メインメモリで生成されかつ前記ステーシ
    ョンにより前記信号伝送路を転送されるデータフレーム
    は前記ステーションのうちデータを受け取るべき特定の
    ステーションを表す送信先アドレスと、発信源であるス
    テーションを表す発信源アドレスを含むようにしてなる
    特許請求の範囲第４７項に記載のディジタルデータ通信
    システム。
49. （４９）前記ローカルＣＰＵは前記バス前記ローカルバ
    ス手段を介して前記マイクロプロセッサ延長されたロー
    カル読出し専用メモリからフェッチされた命令を実行す
    るものであり、また前記メインＣＰＵは前記システムバ
    スを介して前記メインメモリからフェッチされた命令を
    実行するものであるようにしてなる特許請求の範囲第４
    ８項に記載のディジタルデータ通信システム。
50. （５０）前記ローカルバス手段はこれを双方向マルチプ
    レックスアドレス／データバスとし、また前記バスアー
    ビタ手段は前記ローカルＣＰＵに対する命令をフェッチ
    するに際して、前記ローカルバス手段に対するアクセス
    を制御して到来アドレスおよび送出命令を得るようにし
    てなる特許請求の範囲第４８項に記載のディジタルデー
    タ通信システム。
51. （５１）単一の半導体片に形成したマイクロプロセッサ
    デバイスにおいて、ＡＬＵと、複数個のレジスタと、入
    出力ポート手段と、命令レジスタと、この命令レジスタ
    に接続された入力を有する制御用ＲＯＭと、前記ＡＬＵ
    の入力および出力を前記レジスタおよび前記入出力ポー
    ト手段に接続する内部ＣＰＵバス手段と、自らに対する
    割込み手段とを含むＣＰＵと、前記半導体片の入力およ
    び出力端子と、アドレス入力およびデータ出力を有する
    読出し／書込みメモリと、クロック入力およびカウント
    レジスタを有し、前記ＣＰＵの割込み手段に出力が接続
    されたタイマと、前記ＣＰＵの入出力ポート手段を前記
    読出し／書込みメモリおよび前記入出力端子および前記
    タイマのカウントレジスタに接続するアドレス／データ
    バス手段と、前記アドレス／データバス手段に結合され
    、かつバス要求信号に応答して該アドレス／データバス
    手段を制御するようにしたバスアービタ手段と、少なく
    とも前記半導体片の外部からのバス要求信号を受け取る
    手段とからなることを特徴とするマイクロプロセッサデ
    バイス。
52. （５２）前記半導体片の外部に設けられ、アドレス入力
    およびデータ出力が前記入出力端子に接続された読出し
    専用メモリをさらに含んでなる特許請求の範囲第５１項
    に記載のマイクロプロセッサデバイス。
53. （５３）前記読出し専用メモリの前記データ出力から前
    記入出力端子、前記アドレス／データバス手段、前記入
    出力ポート手段および前記内部ＣＰＵバス手段を介して
    前記ＣＰＵの命令レジスタに命令を伝送するようにして
    なる特許請求の範囲第５２項に記載のマイクロプロセッ
    サデバイス。
54. （５４）前記アドレス／データバス手段バス手段はこれ
    を単一の双方向マルチプレックスアドレス／データとし
    てアドレスおよびデータを伝送するようにしてなる特許
    請求の範囲第５３項に記載のマイクロプロセッサデバイ
    ス。
55. （５５）前記タイマは一定の時間間隔で前記ローカルＣ
    ＰＵに割り込むようにしてなるようにしてなる特許請求
    の範囲第５４項に記載のマイクロプロセッサデバイス。
56. （５６）前記バスアービタ手段は前記半導体片の外部の
    ２つの相異る信号源から前記バス要求信号を受け取って
    前記アドレス／データバス手段を介してこれら信号源か
    ら前記読出し／書込みメモリに直接アクセスするように
    し、この場合前記バスアービタ手段による制御によって
    前記信号源のうち一方が他方に対して優先度を有するよ
    うにしてなる特許請求の範囲第５３項に記載のマイクロ
    プロセッサデバイス。
57. （５７）単一の半導体片に形成したマイクロプロセッサ
    デバイスにおいて、ＡＬＵと、複数側のレジスタと、入
    出力ポート手段と、命令レジスタと、この命令レジスタ
    に接続された入力を有する制御用ＲＯＭと、前記ＡＬＵ
    の入力および出力を前記レジスタおよび前記入出力ポー
    ト手段に接続する内部ＣＰＵバス手段と、自らに対する
    割込み手段とを含むＣＰＵと、前記半導体片の入力およ
    び出力端子と、クロック入力とラッチレジスタと該クロ
    ック入力により逆歩進されるカウントレジスタを有しか
    つ前記ＣＰＵの割込み手段に出力が接続されたタイマと
    、該タイマのための制御用のレジスタと、前記カウント
    レジスタがゼロ状態に逆歩進されたときに前記ラッチレ
    ジスタから前記カウントレジスタのリロードを行なうた
    めの手段と、前記ＣＰＵの入出力ポート手段を前記タイ
    マのラッチレジスタおよび制御用レジスタおよび前記入
    出力端子に接続するアドレス／データバス手段とからな
    ることを特徴とするマイクロプロセッサデバイス。
58. （５８）前記半導体片の外部に設けられ、アドレス入力
    およびデータ出力が前記入出力端子に接続された読出し
    専用メモリをさらに含んでなる特許請求の範囲第５７項
    に記載のマイクロプロセッサデバイス。
59. （５９）前記読出し専用メモリの前記データ出力から前
    記入出力端子、前記アドレス／データバス手段、前記入
    出力ポート手段および前記内部ＣＰＵバス手段を介して
    前記ＣＰＵの命令レジスタに命令を伝送するようにして
    なる特許請求の範囲第５９項に記載のマイクロプロセッ
    サデバイス。
60. （６０）前記アドレス／データバス手段バス手段はこれ
    を単一の双方向マルチプレックスアドレス／データバス
    としてアドレスおよびデータを伝送するようにしてなる
    特許請求の範囲第５９項に記載のマイクロプロセッサデ
    バイス。
61. （６１）前記タイマは一定の時間間隔で前記ローカルＣ
    ＰＵに割り込むようにしてなる特許請求の範囲第５７項
    に記載のマイクロプロセッサデバイス。
62. （６２）前記タイマは前記制御レジスタのカウント内容
    が一定値に達したときにのみ前記ローカルＣＰＵにおけ
    る前記命令の実行を中断させるようにしてなる特許請求
    の範囲第６１項に記載のマイクロプロセッサデバイス。
63. （６３）ａ）信号伝送路と、 ｂ）この信号伝送路に接続した複数のステーションとか
    らなり、これらステーションの各々に前記信号伝送路か
    らのディジタルデータを入力させるとともに、ディジタ
    ルデータを該伝送路に伝送するように構成し、前記ステ
    ーションの各々は ｉ）メインＣＰＵと、メインメモリと、周辺Ｉ／Ｏデバ
    イスとを含み、前記メインＣＰＵ、前記メインメモリお
    よび前記周辺Ｉ／Ｏデバイスを互いに結合するシステム
    バスを有するメインプロセッサと、 ｉｉ）ローカルＣＰＵと、ローカルアドレス／データバ
    ス手段と、カウントレジスタを有するタイマと、前記カ
    ウントレジスタのためのクロックド逆歩進（デクレメン
    ト）入力手段と、前記カウントレジスタがゼロ状態に逆
    歩進したときに前記ローカルＣＰＵに割込みを行なうた
    めのラッチレジスタ手段と、前記カウントレジスタがゼ
    ロ状態に逆歩進したときに該カウントレジスタを前記ラ
    ッチレジスタ手段からロードするための手段を含むワン
    チップマイクロプロセッサデバイスと、 ｉｉｉ）前記ローカルバス手段と結合したローカル読出
    し／書込みメモリと、 ｉｖ）前記システムバス手段を前記ローカルバス手段と
    結合することにより、前記メインＣＰＵが前記ローカル
    読出し／書込みメモリをアクセスし、かつ前記ローカル
    ＣＰＵが前記メインメモリにデータをアクセスしうるよ
    うにした結合手段と、 ｖ）前記信号伝送路に接続した入力と前記ローカルバス
    手段に接続した出力とを有する信号受取り手段、および
    前記信号伝送路に接続した出力と前記ローカルバス手段
    に接続した入力とを有する信号送出手段と、 ｖｉ）前記信号伝送路から前記信号受取手段にデータが
    入力したことに応答して前記ローカル読出し／書込みメ
    モリに直接アクセスすることにより、受取りデータを該
    ローカル読出し／書込みメモリに書き込むとともに、こ
    のローカル読出し／書込みメモリから送出データを読み
    出す信号受取／送出制御手段とからなることを特徴とす
    るディジタルデータ通信システム。
64. （６４）前記信号伝送路はこれをループ状の一方向の伝
    送路とし、さらに前記ステーションの各々に該伝送路の
    上流からデータを入力し該伝送路の下流にデータを送出
    するようにした特許請求の範囲第６３項に記載のディジ
    タルデータ通信システム。
65. （６５）前記信号伝送路へのアクセスは送出データに含
    まれかつ該ループ状の信号伝送路を前記ステーション間
    で受け渡されるトークンにより制御するようにしてなる
    特許請求の範囲第６４項に記載のディジタルデータ通信
    システム。
66. （６６）データは前記信号伝送路をビットシリアルで伝
    送されるものとし、前記信号受取り手段は直列−並列変
    換手段を有し、前記信号送出手段は並列−直列変換手段
    を有し、さらに前記ローカルアドレス／データバス手段
    および前記システムバスの各々は並列バスを有してなる
    特許請求の範囲第６５項に記載のディジタルデータ通信
    システム。
67. （６７）送出すべき複数のデータバイトからなるフレー
    ムを前記メインＣＰＵによる制御のもとに前記メインメ
    モリで生成し、このフレームを該メインＣＰＵの主導に
    より前記システムバスおよび前記ローカルバス手段を介
    して前記ローカル読出し／書込みメモリに転送し、つい
    で該フレームを前記信号受取／送出制御手段による制御
    のもとに前記ローカルバス手段を介して前記送出手段に
    転送するようにしてなる特許請求の範囲第６６項に記載
    のディジタルデータ通信システム。
68. （６８）前記メインメモリで生成されかつ前記ステーシ
    ョンにより前記信号伝送路を転送されるデータフレーム
    は前記ステーションのうち特定のステーションを表す送
    信先アドレスと、発信源であるステーションを表す発信
    源アドレスを含むようにしてなる特許請求の範囲第６７
    項に記載のディジタルデータ通信システム。
69. （６９）前記ローカルＣＰＵは前記ローカルバス手段を
    介してローカルＲＯＭからフェッチされた命令を実行す
    るものであり、また前記メインＣＰＵは前記システムバ
    スを介して前記メインメモリからフェッチされた命令を
    実行するものであるようにしてなる特許請求の範囲第６
    ３項に記載のディジタルデータ通信システム。
70. （７０）前記タイマは前記カウントレジスタにより設定
    されるタイマ期間後前記ローカルＣＰＵにおける前記命
    令の実行を中断させるようにしてなる特許請求の範囲第
    ６９項に記載のディジタルデータ通信システム。
71. （７１）ａ）ループ状の一方向ビットシリアルな信号伝
    送路と、 ｂ）この信号伝送路に接続した複数の互いに独立したス
    テーションとからなり、これらステーションの各々に前
    記信号伝送路からのアクセス制御トークンを含むディジ
    タルデータを入力させるとともに、アクセス制御トーク
    ンを含むディジタルデータを該伝送路に伝送するように
    構成し、前記ステーションの各々は ｉ）メインＣＰＵと、メインメモリと、周辺Ｉ／Ｏデバ
    イスとを含み、前記メインＣＰＵ、前記メインメモリお
    よび前記周辺Ｉ／Ｏデバイスを互いに結合するシステム
    バスを有するメインプロセッサと、 ｉｉ）ローカルＣＰＵと、ローカルアドレス／データバ
    ス手段と、カウントレジスタを有するタイマと、前記カ
    ウントレジスタへのクロックド逆歩進（デクレメント）
    入力手段と、前記カウントレジスタがゼロ状態に逆歩進
    したときに前記ローカルＣＰＵに割込みを行なうための
    ラッチレジスタ手段と、前記カウントレジスタがゼロ状
    態に逆歩進したときに該カウントレジスタを前記ラッチ
    レジスタ手段からロードするための手段と、前記タイマ
    用の制御レジスタと、前記ローカルＣＰＵおよび前記タ
    イマのラッチレジスタおよび前記タイマの制御レジスタ
    を互いに接続するローカルアドレス／データバス手段と
    を含むワンチップマイクロプロセッサデバイスと、 ｉｉｉ）ローカル読出し／書込みメモリと、 ｉｖ）前記システムバス手段を前記ローカルバス手段と
    結合することにより、前記メインＣＰＵが前記システム
    バスおよび前記ローカルバス手段を介して前記ローカル
    読出し／書込みメモリを直接アクセスするのを促すよう
    にした第一のアクセス制御手段と、 ｖ）前記信号伝送路に接続した直列入力と前記ローカル
    バス手段に接続した並列出力とを有する信号受取り手段
    、および前記信号伝送路に接続した直列出力と前記ロー
    カルバス手段に接続した並列入力とを有する信号送出手
    段と、 ｖｉ）前記送出手段の出力を前記ロー カルバス手段に入力し、該ローカルバス手段を介して前
    記ローカル読出し／書込みメモリをアクセスするよう促
    すことにより、前記信号伝送路から受け取ったデータを
    該ローカル読出し／書込みメモリに書き込むとともに、
    該ローカル読出し／書込みメモリから送出データを読み
    出してこれを前記信号伝送路に転送するようにした第二
    のアクセス制御アクセス手段とからなることを特徴とす
    るディジタルデータ通信システム。
72. （７２）前記信号受取り手段は直列−並列変換手段を有
    し、前記信号送出手段は並列−直列変換手段を有し、さ
    らに前記ローカルアドレス／データバス手段および前記
    システムバスの各々は並列バスを有してなる特許請求の
    範囲第７１項に記載のディジタルデータ通信システム。
73. （７３）送出すべき複数のデータバイトからなるフレー
    ムを前記メインＣＰＵによる制御のもとに前記メインメ
    モリで生成し、このフレームを該メインＣＰＵの主導お
    よび前記第一のアクセス手段により前記システムバスお
    よび前記ローカルバス手段を介して前記ローカル読出し
    ／書込みメモリに転送し、ついで該フレームを前記信号
    受取／送出制御手段による制御のもとに前記ローカルバ
    ス手段を介して前記送出手段に転送するようにしてなる
    特許請求の範囲第７２項に記載のディジタルデータ通信
    システム。
74. （７４）前記メインメモリで生成されかつ前記ステーシ
    ョンにより前記信号伝送路を転送されるデータフレーム
    は前記ステーションのうちデータを受け取るべき特定の
    ステーションを表す送信先アドレスと、発信源であるス
    テーションを表す発信源アドレスを含むようにしてなる
    特許請求の範囲第７３項に記載のディジタルデータ通信
    システム。
75. （７５）前記ローカルＣＰＵは前記ローカルバス手段を
    介してローカル読出し専用メモリからフェッチされた命
    令を実行するものであり、また前記メインＣＰＵは前記
    システムバスを介して前記メインメモリからフェッチさ
    れた命令を実行するものであるようにしてなる特許請求
    の範囲第７４項に記載のディジタルデータ通信システム
    。