JPS6188547A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6188547A JPS6188547A JP59209237A JP20923784A JPS6188547A JP S6188547 A JPS6188547 A JP S6188547A JP 59209237 A JP59209237 A JP 59209237A JP 20923784 A JP20923784 A JP 20923784A JP S6188547 A JPS6188547 A JP S6188547A
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- JP
- Japan
- Prior art keywords
- supporter
- chip
- motherboard
- connection terminal
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/401—Package configurations characterised by multiple insulating or insulated package substrates, interposers or RDLs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/834—Interconnections on sidewalls of chips
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/22—Configurations of stacked chips the stacked chips being on both top and bottom sides of a package substrate, interposer or RDL
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多数のチップで構成さる大規模集積回路（ＬＳ
Ｉ）の構造に関する。
Ｉ）の構造に関する。
集積回路（ＩＣ）チップを多数実装する際、平面より立
体実装の方が密度が上がることは勿論であるが、しかし
このときは、 ｉ、チップの配線の仕方、 ｉｉ 、放熱の仕方、 ｉｉｉ 、組立の難易度 等を考慮する必要がある。
体実装の方が密度が上がることは勿論であるが、しかし
このときは、 ｉ、チップの配線の仕方、 ｉｉ 、放熱の仕方、 ｉｉｉ 、組立の難易度 等を考慮する必要がある。
近年ＬＳＩの多機能化、高性能化にともない、多チップ
ＬＳＩが検討されるようになり、上記の留意点を考慮し
た構成が望まれようになった。
ＬＳＩが検討されるようになり、上記の留意点を考慮し
た構成が望まれようになった。
多チップＬＳＩの従来例として、半導体ウェハ上に多数
のチップとそれらを結ぶハスラインと各信号を制御する
制御回路とを設けた、所謂ウェハインテグレーション、
または機能ウェハと呼ばれるものもあるが、ここでは単
独のチップを組み合わせて構成したものに限定するこも
にする。
のチップとそれらを結ぶハスラインと各信号を制御する
制御回路とを設けた、所謂ウェハインテグレーション、
または機能ウェハと呼ばれるものもあるが、ここでは単
独のチップを組み合わせて構成したものに限定するこも
にする。
この場合は熱伝淳率の大きい材料よりなる金属、または
セラミック等の基板上にチップをダイボンディングして
取り付け、チップと基板上の接続端子間はワイヤボンデ
ィングして、結線を行う平面実装であった。
セラミック等の基板上にチップをダイボンディングして
取り付け、チップと基板上の接続端子間はワイヤボンデ
ィングして、結線を行う平面実装であった。
従来例による構造では平面実装のため、集積度が上がら
なかった。
なかった。
上記問題点の解決は、
（１）半導体チップをサポータ上に取り付け、該半導体
チップと該サポータの端面に設けられた第１の接続端子
とを結線してなるユニットを、マザーボードに略直角に
配置し、該マザーボード上に設けられた第２の接続端子
と前記第１の接続端子とを結線してなる本発明による半
導体装置、（２）半導体チップをサポータ上に取り付け
、該半導体チップと該サポータの端面に設けられた第１
の接続端子とを結線してなるユニットを、マザーボード
に略直角に配置し、該マザーボード上に設けられた第２
の接続端子と前記第１の接続端子とを結線し、かつ該ユ
ニットに略直角に光伝送路を組み込んだボードを配置し
てなる本発明による半導体装置、 により達成される。
チップと該サポータの端面に設けられた第１の接続端子
とを結線してなるユニットを、マザーボードに略直角に
配置し、該マザーボード上に設けられた第２の接続端子
と前記第１の接続端子とを結線してなる本発明による半
導体装置、（２）半導体チップをサポータ上に取り付け
、該半導体チップと該サポータの端面に設けられた第１
の接続端子とを結線してなるユニットを、マザーボード
に略直角に配置し、該マザーボード上に設けられた第２
の接続端子と前記第１の接続端子とを結線し、かつ該ユ
ニットに略直角に光伝送路を組み込んだボードを配置し
てなる本発明による半導体装置、 により達成される。
本発明によれば、チップを何層も重ねて立体的に配置で
きるため、集積度が向上する。
きるため、集積度が向上する。
またチップをグイボンディングするサポータと、サポー
タを取り付けるマザーボードを熱伝導度の大きい金属や
セラミック等の材料を用い、かつサポータを間隔をおい
て平行に並べると、サポータに平行な方向に通風して冷
却できる。
タを取り付けるマザーボードを熱伝導度の大きい金属や
セラミック等の材料を用い、かつサポータを間隔をおい
て平行に並べると、サポータに平行な方向に通風して冷
却できる。
さらに光入出力（Ｉ １０）素子をもつＩＣの場合は、
ユニットとマザーボードの各々に略直角に光伝送路を組
み込んだボードを配置すると、チップの側面より出る発
光素子からの信号を光伝送路に受けることができる。こ
の場合電源、接地線、光以外の信号線はユニットとマザ
ーボード間を結線して接続する。
ユニットとマザーボードの各々に略直角に光伝送路を組
み込んだボードを配置すると、チップの側面より出る発
光素子からの信号を光伝送路に受けることができる。こ
の場合電源、接地線、光以外の信号線はユニットとマザ
ーボード間を結線して接続する。
第１図（ａｌ、 （ｂｌはそれぞれ第１の発明によるユ
ニットとＬＳＩの斜視図である。
ニットとＬＳＩの斜視図である。
第１図（ａｌにおいて、熱伝導率の大きいセラミックで
できたサポータ１の上にチップ２をダイボンディングし
、チップ２の周辺に形成されたパッド（接続端子）３と
、サポータ１の相対する２辺の端面にメタライズにより
、マザーボードと接続される第１の接続端子（挿入端子
）４を形成し、パッド３と第１の接続端子４をワイヤ５
によりボンディングして結線し、ユニットを構成する。
できたサポータ１の上にチップ２をダイボンディングし
、チップ２の周辺に形成されたパッド（接続端子）３と
、サポータ１の相対する２辺の端面にメタライズにより
、マザーボードと接続される第１の接続端子（挿入端子
）４を形成し、パッド３と第１の接続端子４をワイヤ５
によりボンディングして結線し、ユニットを構成する。
第１図（ｂｌにおいて、マザーボード６に設けられた第
２の接続端子（受は端子）７に、前記サポータ１の第１
の接？ＦｊＥ端子４を挿入し、固定する。
２の接続端子（受は端子）７に、前記サポータ１の第１
の接？ＦｊＥ端子４を挿入し、固定する。
図はマザーボード６は１枚しか示されていないが、前記
サポータ１の対辺に接続するもう１枚のマザーボードを
取り付ける。
サポータ１の対辺に接続するもう１枚のマザーボードを
取り付ける。
このように構成されたＬＳＩは、矢印の方向に通風して
冷却する。
冷却する。
第２図（ａｌ、 （ｂ）はそれぞれ第２の発明によるユ
ニットとＬＳＩの斜視図である。
ニットとＬＳＩの斜視図である。
第２図（ａ）において、熱伝導率の大きいセラミックで
できたサポータｌの上にチップ２をダイボンディングし
、チップ２の周辺に形成されたパッド３と、サポータ１
の相対する２辺の端面にメタライズにより、マザーボー
ドに接続する第１の接続端子（挿入端子）４を形成し、
パッド３と第１の接続端子４をワイヤ５によりボンディ
ングして結線して、ユニットを構成する。
できたサポータｌの上にチップ２をダイボンディングし
、チップ２の周辺に形成されたパッド３と、サポータ１
の相対する２辺の端面にメタライズにより、マザーボー
ドに接続する第１の接続端子（挿入端子）４を形成し、
パッド３と第１の接続端子４をワイヤ５によりボンディ
ングして結線して、ユニットを構成する。
チップの側面に露出する発光素子の活性層８より、信号
光が出射される。
光が出射される。
第２図（ｂｌにおいて、マザーボード６に設けられた第
２の接続端子（受は端子）７に、前記サポータ１の第１
の接続端子４を挿入し、固定する。
２の接続端子（受は端子）７に、前記サポータ１の第１
の接続端子４を挿入し、固定する。
つぎに受光部９と光伝送路１０を組み込んだボード１）
を、′サポータ１とマザーボード６の各々に直角に設け
る。
を、′サポータ１とマザーボード６の各々に直角に設け
る。
図はボード１）は１枚しか示されていないが、前記サポ
ータ１がマザーボード６に接続する辺の対辺に配置する
もう１枚のボードを取り付ける。
ータ１がマザーボード６に接続する辺の対辺に配置する
もう１枚のボードを取り付ける。
このように構成されたＬＳＩは、ボード１）を間隔をお
いて配置できるため、矢印の方向に通風して冷却できる
。
いて配置できるため、矢印の方向に通風して冷却できる
。
第３図は光信号の授受を模式的に示すＬＳＩの断面図で
ある。
ある。
図において、チップ２の側面に形成された発光素子８よ
り出射された光は空間を経由してボード１）に設けられ
た受光部９で受け、光伝送路１０により伝送される。
り出射された光は空間を経由してボード１）に設けられ
た受光部９で受け、光伝送路１０により伝送される。
実施例ではチップには発光素子を、ボードには受光部の
みを設けたが、チップとボードそれぞれに発、受光素子
を設けて信号のやりとりを行ってもよい。
みを設けたが、チップとボードそれぞれに発、受光素子
を設けて信号のやりとりを行ってもよい。
以上詳細に説明したように本発明によれば、高密度構成
が可能で、放熱が良好で、補修が容易な多チツプ構成の
ＬＳＩが得られる。
が可能で、放熱が良好で、補修が容易な多チツプ構成の
ＬＳＩが得られる。
第１図（ａｌ、 （ｂ）はそれぞれ第１の発明によるユ
ニットとＬＳＩの斜視図、 第２図（ａｌ、 （ｂｌはそれぞれ第２の発明によるユ
ニットとＬＳＩの斜視図、 第３図は光信号の授受を模式的に示すＬＳＩの断面図で
ある。 図において、 １はサポータ、 ２はチップ、 ３はパッド、 ４は第１の接続端子（挿入端子） ５はワイヤ、 ６はマザーボード、７は第２の
接続端子（受は端子）、 ８は発光素子、 ９は受光部、 １０は光伝送路、 １）はボード を示す。
ニットとＬＳＩの斜視図、 第２図（ａｌ、 （ｂｌはそれぞれ第２の発明によるユ
ニットとＬＳＩの斜視図、 第３図は光信号の授受を模式的に示すＬＳＩの断面図で
ある。 図において、 １はサポータ、 ２はチップ、 ３はパッド、 ４は第１の接続端子（挿入端子） ５はワイヤ、 ６はマザーボード、７は第２の
接続端子（受は端子）、 ８は発光素子、 ９は受光部、 １０は光伝送路、 １）はボード を示す。
Claims (2)
- （１）半導体チップをサポータ上に取り付け、該半導体
チップと該サポータの端面に設けられた第１の接続端子
とを結線してなるユニットを、マザーボードに略直角に
配置し、該マザーボード上に設けられた第２の接続端子
と前記第１の接続端子とを結線してなることを特徴とす
る半導体装置。 - （２）半導体チップをサポータ上に取り付け、該半導体
チップと該サポータの端面に設けられた第１の接続端子
とを結線してなるユニットを、マザーボードに略直角に
配置し、該マザーボード上に設けられた第２の接続端子
と前記第１の接続端子とを結線し、かつ該ユニットに略
直角に光伝送路を組み込んだボードを配置してなること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209237A JPS6188547A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209237A JPS6188547A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188547A true JPS6188547A (ja) | 1986-05-06 |
Family
ID=16569629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209237A Pending JPS6188547A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188547A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111636A (ja) * | 1986-10-29 | 1988-05-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01283939A (ja) * | 1988-05-11 | 1989-11-15 | Hitachi Ltd | 半導体チップおよび基板並びにこれらによって構成される電子装置 |
| EP0354708A3 (en) * | 1988-08-08 | 1990-10-31 | Texas Instruments Incorporated | General three dimensional packaging |
| US5057907A (en) * | 1990-06-11 | 1991-10-15 | National Semiconductor Corp. | Method and structure for forming vertical semiconductor interconnection |
| US5146308A (en) * | 1990-10-05 | 1992-09-08 | Micron Technology, Inc. | Semiconductor package utilizing edge connected semiconductor dice |
| EP0575806A3 (ja) * | 1992-06-24 | 1994-03-16 | Ibm | |
| US5313097A (en) * | 1992-11-16 | 1994-05-17 | International Business Machines, Corp. | High density memory module |
| WO1995005005A1 (en) * | 1993-08-05 | 1995-02-16 | Honeywell Inc. | Three dimensional package for monolithic microwave/millimeterwave integrated circuits |
| WO2005101490A3 (de) * | 2004-04-19 | 2006-04-13 | Siemens Ag | An einer kühlrippe angeordnetes bauelement |
-
1984
- 1984-10-05 JP JP59209237A patent/JPS6188547A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111636A (ja) * | 1986-10-29 | 1988-05-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01283939A (ja) * | 1988-05-11 | 1989-11-15 | Hitachi Ltd | 半導体チップおよび基板並びにこれらによって構成される電子装置 |
| EP0354708A3 (en) * | 1988-08-08 | 1990-10-31 | Texas Instruments Incorporated | General three dimensional packaging |
| US5057907A (en) * | 1990-06-11 | 1991-10-15 | National Semiconductor Corp. | Method and structure for forming vertical semiconductor interconnection |
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| US5313097A (en) * | 1992-11-16 | 1994-05-17 | International Business Machines, Corp. | High density memory module |
| WO1995005005A1 (en) * | 1993-08-05 | 1995-02-16 | Honeywell Inc. | Three dimensional package for monolithic microwave/millimeterwave integrated circuits |
| WO2005101490A3 (de) * | 2004-04-19 | 2006-04-13 | Siemens Ag | An einer kühlrippe angeordnetes bauelement |
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