JPS6189944U - - Google Patents

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JPS6189944U
JPS6189944U JP17393184U JP17393184U JPS6189944U JP S6189944 U JPS6189944 U JP S6189944U JP 17393184 U JP17393184 U JP 17393184U JP 17393184 U JP17393184 U JP 17393184U JP S6189944 U JPS6189944 U JP S6189944U
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JP
Japan
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cpu
program
memory
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microcomputer
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【図面の簡単な説明】
第１図、第２図は本考案によるマイクロコンピ
ユータの暴走防止回路のブロツク図で、第１図は
正常作動時、第２図は暴走時の状態を示す、第３
図はマイクロコンピユータの構成の一例を示すブ
ロツク図、第４図は第３図のマイクロコンピユー
タを構成するＣＰＵとメモリの接続状態図、第５
図は従来のマイクロコンピユータの暴走防止回路
の一例を示すブロツク図。 １はメモリ、２はＣＰＵ、３はＩ／Ｏ、４はメ
モリと接続されたアドレス線、５はデータ線、６
はメモリリクエスト線、７は発信器、８はカウン
タ、９はメモリと接続されていないアドレス線、
１０はＯＲ回路、１１はインバータ、１２はNAND
回路、１３はタイマ回路、１４はリセツト端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. プログラムが書き込まれたメモリ１と、そのプ
    ログラムを解読して実行するＣＰＵ２と、外部と
    のデータのやりとりをするＩ／Ｏ３等からなるマ
    イクロコンピユータにおいて、当該ＣＰＵ２がプ
    ログラムの書き込まれていないメモリの選択信号
    を出力した場合、タイマ回路１３によつて一定時
    間のリセツトパルスをＣＰＵ２のリセツト端子１
    ４に印加すべく構成したマイクロコンピユータの
    暴走防止回路。
JP17393184U 1984-11-15 1984-11-15 Pending JPS6189944U (ja)

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JP17393184U JPS6189944U (ja) 1984-11-15 1984-11-15

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JP17393184U JPS6189944U (ja) 1984-11-15 1984-11-15

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JPS6189944U true JPS6189944U (ja) 1986-06-11

Family

ID=30731566

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JP17393184U Pending JPS6189944U (ja) 1984-11-15 1984-11-15

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