JPS6190388A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6190388A JPS6190388A JP59209717A JP20971784A JPS6190388A JP S6190388 A JPS6190388 A JP S6190388A JP 59209717 A JP59209717 A JP 59209717A JP 20971784 A JP20971784 A JP 20971784A JP S6190388 A JPS6190388 A JP S6190388A
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- JP
- Japan
- Prior art keywords
- circuit
- data line
- mos
- memory cell
- memory
- Prior art date
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- Pending
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリ装置にかかわり、特にメモリ装置
の高速化、低消費電力化に関する。
の高速化、低消費電力化に関する。
従来の半導体メモリ装置は第１図に示す回路（例えば、
ｌ５ＳＣＣＴｅｃｈ、Ｄｉｇｅｓｔ ’ ８４ Ｐ
２１４ ）によってあられされる。この回路は待機時に
は消費電力が小さい特徴をもっており低消費電力の要求
されるコンピュータのメモリ用などに広く用いられてい
る。しかし、この回路を動作させ情報のよみ出しをおこ
なうと選択されたワード線に接続されたメモリセル（フ
リップ・フロップ回路）すべてに電流源のＭＯＳ −Ｆ
ＥＴを通して電流が流れ込む。
ｌ５ＳＣＣＴｅｃｈ、Ｄｉｇｅｓｔ ’ ８４ Ｐ
２１４ ）によってあられされる。この回路は待機時に
は消費電力が小さい特徴をもっており低消費電力の要求
されるコンピュータのメモリ用などに広く用いられてい
る。しかし、この回路を動作させ情報のよみ出しをおこ
なうと選択されたワード線に接続されたメモリセル（フ
リップ・フロップ回路）すべてに電流源のＭＯＳ −Ｆ
ＥＴを通して電流が流れ込む。
このため高集積でかつ高速のメモリ装置では、この電流
による消費電力が数１００ ｍ Ｖにも達し低消費電力
性が損なわれる欠点があった。
による消費電力が数１００ ｍ Ｖにも達し低消費電力
性が損なわれる欠点があった。
また、従来回路ではメモリセルに対するデータ線は２本
必要であり、このデータ線を低減できれば高集積ＬＳＩ
を実現する上で有効であり、ＬＳＩの占有面積縮小にと
もなう遅延時間低減はＬＳＩの高速動作にも望ましい効
果を生じる。
必要であり、このデータ線を低減できれば高集積ＬＳＩ
を実現する上で有効であり、ＬＳＩの占有面積縮小にと
もなう遅延時間低減はＬＳＩの高速動作にも望ましい効
果を生じる。
本発明の目的の第１は上述の従来回路における動作時の
消′＊電力を飛羅的に減少させる回路を提供することに
あり、その第２の目的はデータ線の共有化によるデータ
線数の半減化、メモリセル面積の低減をはかる回路およ
びデバイス構造、すなわち高集積化に適する半導体装置
を提供することにある。
消′＊電力を飛羅的に減少させる回路を提供することに
あり、その第２の目的はデータ線の共有化によるデータ
線数の半減化、メモリセル面積の低減をはかる回路およ
びデバイス構造、すなわち高集積化に適する半導体装置
を提供することにある。
従来回路における動作時の消費電力は情報を読み出す信
号によって、すべてのデータ線の電荷が充放電されるこ
とから発生している。これに対し本発明では、このデー
タ線の充放電を一対のデータ線のみに生せしめるように
、メモリセルにＭＯＳ・ＦＥＴを組みこみ、このデータ
線に平行して設けられた信号線によって開閉する回路を
見出したことに特徴がある。また、この回路の適用によ
って隣りあうデータ線の共有化が可能となり本発明にと
もなうメモリセルの面積の増加を抑制したデバイス構造
を見出したことに特徴がある。
号によって、すべてのデータ線の電荷が充放電されるこ
とから発生している。これに対し本発明では、このデー
タ線の充放電を一対のデータ線のみに生せしめるように
、メモリセルにＭＯＳ・ＦＥＴを組みこみ、このデータ
線に平行して設けられた信号線によって開閉する回路を
見出したことに特徴がある。また、この回路の適用によ
って隣りあうデータ線の共有化が可能となり本発明にと
もなうメモリセルの面積の増加を抑制したデバイス構造
を見出したことに特徴がある。
以下、本発明の実施例を図にもとづいて説明する。
第２図は本発明になる低消費電力メモリ回路を示す。従
来の回路（第１図）にくらベフリツプ・フロップ回路の
出力端子にＭＯＳ −ＦＥＴが２個付いてデータ線２０
１，２．１１に接続されているのが特徴である。この回
路では、データ線に平行にゲート開閉用の信号線（Ｙ線
２０１）が必要である。
来の回路（第１図）にくらベフリツプ・フロップ回路の
出力端子にＭＯＳ −ＦＥＴが２個付いてデータ線２０
１，２．１１に接続されているのが特徴である。この回
路では、データ線に平行にゲート開閉用の信号線（Ｙ線
２０１）が必要である。
このためにメモリ・セルの面積が増加する欠点があるが
、この点については後に詳しく検討する。
、この点については後に詳しく検討する。
この回路を用いると情報の読みだし時に選択されたワー
ド線とＹ線とが交叉したメモリセルのみが。
ド線とＹ線とが交叉したメモリセルのみが。
データ線に導通し、データ線からメモリセルに電流がな
がれる。すなわち、この−箇のメモリセル以外のメモリ
セルはデータ線に導通せず電流は流れない。このためデ
ータ線の充放電電流は従来の方式（選択されたワード線
につながるすべてのメモリセルに電流が流れる）に比べ
帰路的に減少する。すなわち動作時の消費電力はデータ
線から５箇のメモリセルに供給する電力のみであり、例
えば、６４ｋｂメモリＬＳＩでは、その値は約２＋ｎＷ
となる。
がれる。すなわち、この−箇のメモリセル以外のメモリ
セルはデータ線に導通せず電流は流れない。このためデ
ータ線の充放電電流は従来の方式（選択されたワード線
につながるすべてのメモリセルに電流が流れる）に比べ
帰路的に減少する。すなわち動作時の消費電力はデータ
線から５箇のメモリセルに供給する電力のみであり、例
えば、６４ｋｂメモリＬＳＩでは、その値は約２＋ｎＷ
となる。
本発明の第二の実施例を第３図によって説明する。
第３図は、第２図の回路においてＹ線を追加することに
よるセル面積の増加を抑制する回路を説明するための図
である。情報の読みだし時にワード線３０２とＹ線３０
１によって情報の番地は確定しているので、データ線３
０１を隣と共用することができる。このようにすると各
セルの情報読みだしに必要な接続線はＹＭとデータ線が
１セルあたり各１本となりＹ線の追加にともなう増加を
無くすことができる。
よるセル面積の増加を抑制する回路を説明するための図
である。情報の読みだし時にワード線３０２とＹ線３０
１によって情報の番地は確定しているので、データ線３
０１を隣と共用することができる。このようにすると各
セルの情報読みだしに必要な接続線はＹＭとデータ線が
１セルあたり各１本となりＹ線の追加にともなう増加を
無くすことができる。
本発明の第三の実施例を第４図によって説明する６
第４図は、第２図の回路においてＹ線を追加しこれに接
続するＭＯＳ −ＦＥＴを追加することによって生じる
セル面積の増加を抑制するメモリセルの他の構造を示し
た図である。第２図においては追加したＭＯＳ −ＦＥ
Ｔをデータ線に近い所に設けている。
続するＭＯＳ −ＦＥＴを追加することによって生じる
セル面積の増加を抑制するメモリセルの他の構造を示し
た図である。第２図においては追加したＭＯＳ −ＦＥ
Ｔをデータ線に近い所に設けている。
これによってセル面積の増加は２０％程度に抑えられる
が、Ｙａの正の電位が与えられメモリセルの信号が読み
だし状態になるとデータ線２０１゜２１１にはＭＯＳ−
ＦＥＴ２０９ 、２１９のゲートおよびソースの接合容
量が加わり、データ線の容量が従来回路（第１図）にく
らべて増加する欠点がある。この容量増加を低減する構
造を第４図に示した。第４図では追加したＭＯＳ −Ｆ
ＥＴをデータ線に対して遠い所に設けることによってデ
ータ線の容量の増加を防止している。データ線容量の低
減は６４ｋｂメモリにおいて比較して第４図では第３図
に対して約１／２となり従来の回路にくらべて１０％程
度の増加に抑制することができた。ただし、この構造で
はセルの面積が従来のセル面積（第１図）にくらべ約３
０％増加した。
が、Ｙａの正の電位が与えられメモリセルの信号が読み
だし状態になるとデータ線２０１゜２１１にはＭＯＳ−
ＦＥＴ２０９ 、２１９のゲートおよびソースの接合容
量が加わり、データ線の容量が従来回路（第１図）にく
らべて増加する欠点がある。この容量増加を低減する構
造を第４図に示した。第４図では追加したＭＯＳ −Ｆ
ＥＴをデータ線に対して遠い所に設けることによってデ
ータ線の容量の増加を防止している。データ線容量の低
減は６４ｋｂメモリにおいて比較して第４図では第３図
に対して約１／２となり従来の回路にくらべて１０％程
度の増加に抑制することができた。ただし、この構造で
はセルの面積が従来のセル面積（第１図）にくらべ約３
０％増加した。
以上は、従来のＭＯＳ −ＦＥＴを用いたメモリセルに
ついてのべたがバイポーラ・トランジスタを対加した高
速化を図った回路を第５図に示す。この回路は第２図に
対応している。なおこのときのメモリセル面積の増加は
第３図とほぼ同じ３０％にとどめることができた。第５
図の回路を第６図のように変形して第３図と同様の効果
を得ること、第４図と同様に容量の低減を図ることので
きることはいうまでもない。
ついてのべたがバイポーラ・トランジスタを対加した高
速化を図った回路を第５図に示す。この回路は第２図に
対応している。なおこのときのメモリセル面積の増加は
第３図とほぼ同じ３０％にとどめることができた。第５
図の回路を第６図のように変形して第３図と同様の効果
を得ること、第４図と同様に容量の低減を図ることので
きることはいうまでもない。
以上のべたように、本発明によれば半導体のメモリセル
に流す読み出し電流を選択したメモリセル１ケにのみ限
定するので、読み出し時の消費電力を従来の回路の数１
００ｍＷから数ｍＷに低減できた。これにともなって、
メモリ装置の動作時における消費電力は従来の約１７２
に低減できた。
に流す読み出し電流を選択したメモリセル１ケにのみ限
定するので、読み出し時の消費電力を従来の回路の数１
００ｍＷから数ｍＷに低減できた。これにともなって、
メモリ装置の動作時における消費電力は従来の約１７２
に低減できた。
また、このときのＬＳＩのチップサイズの増加は２０％
程度であり高速低電カメモリ装置として有効である。
程度であり高速低電カメモリ装置として有効である。
第１図は従来のメモリ回路に用いられているメモリセル
とその周辺の回路図、第２図〜第６図は本発明になる回
路を第１図と対応する形にした回路図である。 １０１．１１１・・・メモリセルの情報を読み出すデー
タ線、１０２・・・情報読み出し用ＭＯＳ・ＦＥＴ１０
５゜１１５のゲートを開閉するワード線、１０６゜１１
６・・・フリップ・フロップ用高抵抗、１０８゜１１８
・・・フリップ・フロップ用ＭＯ５−ＦＥＴ、１０３゜
第 ｌ 図 第２図 第 ３ 口 第 ４７
とその周辺の回路図、第２図〜第６図は本発明になる回
路を第１図と対応する形にした回路図である。 １０１．１１１・・・メモリセルの情報を読み出すデー
タ線、１０２・・・情報読み出し用ＭＯＳ・ＦＥＴ１０
５゜１１５のゲートを開閉するワード線、１０６゜１１
６・・・フリップ・フロップ用高抵抗、１０８゜１１８
・・・フリップ・フロップ用ＭＯ５−ＦＥＴ、１０３゜
第 ｌ 図 第２図 第 ３ 口 第 ４７
Claims (1)
- 【特許請求の範囲】 １、Ｐ型もしくＮ型ＭＯＳ・ＦＥＴと高抵抗もしくはＣ
ＭＯＳによつて構成したフリップ・フロップ形メモリセ
ル回路の両出力端子にＭＯＳ・ＦＥＴのソースまたはド
レインを直列に２ケ接続し、未接続のドレインまたはソ
ースをデータ線に接続し、ＭＯＳ・ＦＥＴのゲート２ケ
をそれぞれメモリセル選択線に接続したことを特徴とす
る半導体装置。 ２、データ線への接続端子をバイポーラトランジスタの
ベースに接続し、そのエミッタをデータ線に接続したこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209717A JPS6190388A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209717A JPS6190388A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6190388A true JPS6190388A (ja) | 1986-05-08 |
Family
ID=16577476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209717A Pending JPS6190388A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190388A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130795A (ja) * | 1988-10-31 | 1990-05-18 | Internatl Business Mach Corp <Ibm> | 記憶回路 |
| US5475638A (en) * | 1992-04-30 | 1995-12-12 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory device having a single bit line configuration |
| JP2007318405A (ja) * | 2006-05-25 | 2007-12-06 | Pioneer Electronic Corp | 電気音響変換器用振動板 |
-
1984
- 1984-10-08 JP JP59209717A patent/JPS6190388A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130795A (ja) * | 1988-10-31 | 1990-05-18 | Internatl Business Mach Corp <Ibm> | 記憶回路 |
| US5475638A (en) * | 1992-04-30 | 1995-12-12 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory device having a single bit line configuration |
| JP2007318405A (ja) * | 2006-05-25 | 2007-12-06 | Pioneer Electronic Corp | 電気音響変換器用振動板 |
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