JPS6192055A - デイジタル多重通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数ｎチャンネルのディジタル信号を多重し
て伝送するディジタル通信装置に関する。

特に、伝送符号に直流平衡性を付与するために、送信装
置で１Ｂ２Ｂ符号変換を施し、受信装置でこれを復号す
るディジタル多重通信装置に関する。

ここで、１Ｂ２Ｂ符号変換とは、入力信号の１ビットを
２ビットの符号に変換し、通信速度を２倍にして送信す
る符号変換をいう。

〔従来の技術〕

従来から、１Ｂ２Ｂ符号変換を施して送信信号に直流平
衡性を与え、受信側でクロック信号の消失を防止する方
式が広く用いられている。この符号則の一例は第１２図
に示すＣＭＩ符号則であり、入力信号の一方の論理値（
例えば「１」）に対して「０１」または「１０」を割り
当て、入力信号の他方の論理値（例えば「０」）に対し
て「１１」と「００」とを交互に割り当てる方式である
。

この符号則の他の一例は同じく第１２図に示すＤＭｌ符
号則であり、これは、入力信号の一方の論理値（例えば
「１」に対して「１１」とｒｏ　０Ｊとを交互に割り当
て、入力信号の他方の論理値（例えば「０」に対して「
１０」と「０１」とを入力信号に一方の論理値が現れる
毎に交互に割り当てる方式である。

この１Ｂ２Ｂ符号変換は、変換回路の規模が小さく、送
信信号の直流平衡性が良いのでディジタル通信装置に広
く利用されている。

このような符号変換をｎチャンネルのディジタル信号が
時分割多重された信号に適用する場合には、従来はチャ
ンネルを識別するために特定のチャンネルに対して同期
信号を挿入している。受信側ではこの同期信号を識別す
ることにより、ｎ個のチャンネルを送信側に対応して正
しく分離することができる。

第１３図はこのための従来例装置である。送信装置１０
１には、４個（この例ではｎ＝４）の入力ディジタル信
号を直列信号に変換する並直列変換回路１０２の他に同
期信号挿入回路１０３を備え、この出力を符号変換回路
１０４に与えて、送信信号に同期信号を付加するように
構成されている。また、伝送路１０６を伝送されてこの
信号を受信する受信装置１１０では、復号手段で受信信
号からクロック信号を分離し、直並列変換回路１１３で
ｎ個の信号を分離するときに、同期信号検出回路１１４
で検出された同期信号により、チャンネルの対応を行う
ように構成されている。

〔発明が解決しようとする問題点〕

しかし、このような従来装置では、送信装置で同期信号
を挿入するために回路構成が複雑になり、また受信装置
で同期信号を分離するためにも回路構成が複雑になる。

さらに、伝送信号には余分な同期信号のためのビットが
必要であり、伝送効率が低下する欠点がある。

本発明はこれを改良するもので、余分な同期信号のため
のビットを必要とせず、装置構成が簡単であって、チャ
ンネルの識別が可能なディジタル多重通信方式を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明の第一の発明は、送信装置と受信装置とを備え、
送信装置には、複数ｎチャンネルのディジタル信号が入
力するｎ個の入力端子と、このｎ個の入力端子の信号を
直列信号に変換する並直列変換回路と、この並直列変換
回路の出力を所定の符号則により１Ｂ２Ｂ符号変換を施
す手段と、この手段の出力信号が送出される送信出力端
子とを備え、受信装置には、上記送信装置から到来する
信号が入力する受信入力端子と、この受信入力端子の信
号を上記符号則により復号する手段と、この手段の出力
に得られる直列信号をｎ個の信号に分離する直並列変換
回路と、この直並列変換回路の出力が接続されたｎ個の
出力端子とを備えたディジタル多重通信装置において、
上記送信装置には、上記直列信号の特定のチャンネルに
対応するビットに上記符号則の違反を生しさせる手段を
備え、上記受信装置には、上記受信入力端子の信号から
上記符号則の違反を検出する手段と、この手段の検出出
力のタイミングから上記復号する手段の出力に得られる
直列信号の上記特定チャンネルに対応するビットを識別
し上記ｎ個の出力端子へ送信装置のチャンネルに対応し
て分配する手段とを備えたことを特徴とする。

本発明の第二の発明は、上記第一の発明に加えて、送信
信号の符号則が誤り訂正を行うことができる符号則であ
り、受信装置には、符号則の違反が検出されたときに、
この符号則の違反により誤りが生じた信号に誤り訂正を
行う手段を備えたことを特徴とする。

〔作用〕

本発明の装置では、送信装置で特定のチャンネルに対応
するビットに符号則違反を発生させる。

受信装置ではこの符号則違反を検出し、その違反検出の
タイミングから送信側の上記特定チャンネルを識別する
。第二の発明では、符号則違反により誤りが生じたビッ
トは誤り訂正を行い修正することができる。

符号則違反を発生させるための回路手段および符号則違
反を検出するための回路手段は、一般にきわめて簡単な
構成であり、これにより同期信号を挿入する必要がな（
なり、そのための回路が不要になり、そのために伝送効
率が向上する。

〔実施例〕

第１図は本発明第一実施例装置のブロック構成図である
。図の上段が送信装置であり、下段が受信装置である。

送信装置では、ｎチャンネルのディジタル信号がｎ個の
入力端子に入力する。このｎ個の入力端子の信号は並直
列変換回路１２で直列信号に変換され、符号変換回路１
３で１Ｂ２Ｂ符号変換が施される。この符号変換回路１
３の出力は符号則違反付加回路１４を介して、送信出力
端子１５から伝送路１９へ送信される。

受信装置では、伝送路１９の信号が受信入力端子２１に
人力し、符号則違反検出訂正回路２２を介して、復号変
換回路２３により符号変換回路１３で行われた符号変換
に対応する復号が行われる。この出力は直並列変換回路
２４によりｎ個の出力端子２５に分配される。

ここで本発明の特徴とするところは、送信装置と受信装
置との間で、ｎ個のチャンネルを識別するために、特別
の同期信号を伝送することなく、特定のチャンネルに対
して符号則の違反を生じさせ、受信装置ではこの符号則
の違反を検出してその特定チャンネルを識別するところ
にある。

すなわち、第１図で符号則違反付加回路１４は信号線１
６の信号にしたがって、特定のチャンネルの信号、例え
ば第一チャンネルの信号に、１Ｂ２Ｂ変換の符号則に１
ビットあるいは少数の複数ビットの違反を付加する。こ
れは受信装置の符号則違反検出訂正回路２２で検出され
、そのタイミングは信号′ｆＩＩＡ２６により直並列変
換回路２４に伝達される。

直並列変換回路２４ではこの信号′４ｆＡ２６に到来す
るタイミングから、上記特定チャンネル（第一チャンネ
ル）のタイミングを知り、復調された信号の各チャンネ
ルを正しく各出力端子２５に配分することができる。

符号則違反を生じさせることにより、伝送情報には誤り
が発生する。しかし、この誤りは１ビットあるいは少数
ビットであり、その伝送情報の性質から無視できる場合
がある。たとえば、その伝送情報が音声信号あるいはテ
レビジョン信号などのアナログ信号をディジタル符号化
した信号であるときには、その信号にわずかの誤りがあ
っても、その情報伝達にはなんら影響がない。また、こ
の誤りは１ビットあるいは少数ビットであるから、送信
装置および受信装置で所定の法則の誤り訂正符号を利用
するならば、受信装置でこれを正しい情報に訂正するこ
とができる。

第２図は本発明の第二実施例装置のブロック構成図であ
る。この例も図の上段は送信装置で下段は受信装置であ
る。送信装置については上記第一実施例装置と同等であ
る。受信装置については、直並列変換回路２４の後にマ
トリクススイッチ２７を設け、復調されたｎチャンネル
の信号の出力端子２５への配分を、このマトリクススイ
ッチで行うように構成されたところに特徴がある。符号
則違反を検出したタイミングは、信号線２６からこのマ
トリクススイッチ２７に伝達される。この構成では、直
並列変換回路２４およびマトリクススイッチ２７はその
機能が分離されるので、各要素は市販の集積回路を利用
することができる利点がある。

第３図はＤＭＩ符号を用いた具体的な実施例装置のブロ
ック構成図である。送信装置のＤＭＩ符号則による符号
変換のために、並直列変換回路１２の出力に設けた排他
的論理和回路３１、およびその排他的論理和回路３１の
出力と入力との間に帰還接続された１ビットの遅延回路
３２により和分変換を行う。また、ＤＭＩ符号化および
符号則違反の発生は、出力信号通路に設けた排他的論理
和回路３３と、この排他的論理和回路３３にクロック信
号ＣＫを供給するオア回路３４を用い、このオア回路３
４の一つの入力に信号線１６からタイミング信号を供給
することにより行う。

第４図にこの回路の動作タイムチャートを示す。

第４図３−ｙ　ｊは第３図にＸ印を付して示すａ−、−
ｊの点の信号波形図である。すなわち、４個のチャンネ
ルａ〜ｄの信号を信号ｅに示すように直列多重信号に変
換し、これに和分符号変換を施して信号ｆを得る。この
信号ｆとクロック信号ｇとの排他的論理和によりＤＭＩ
符号が得られるが、信号りによりこのクロック信号ｇを
インヒビットして、符号則違反を発生させる。その結果
出力端子の信号は第４図ｊのようになる。

受信装置では、受信入力端子２１の信号をクロック信号
ＣＫとともに排他的論理和回路３５に与えその出力から
、誤り検出回路３６により誤り検出を行う。排他的論理
和回路３５の出力信号とこの誤り検出回路３６の出力を
排他的論理和回路３７で処理することにより誤りを訂正
し、この出力に差分変換回路３８で差分変換を施すこと
により、ＤＭＩ符号は復号変換されてその出力に直列多
重信号を得る。

この直列多重信号は直並列変換回路２４により、各チャ
ンネルに分配されて出力端子２５に送出される。

このためのタイミング信号は誤り検出回路３６から得る
。

第５図はこの受信装置の動作タイムチャートである。第
５図ｊ　−、−Ｓは第３図にＸ印を付して示すｊ　−−
Ｓの点の信号波形図である。伝送路１９では誤りが発生
せず、受信信号ｊは送信装置の出力信号ｊと等しいもの
とする。この信％ｊとクロック信号にとの排他的論理和
をとることにより信号ｌが得られる。ここで第５図のｌ
に斜線で示す部分には符号則違反があるが、この符号則
違反の検出にについて説明すると、いま入力信号ｊの信
号系列が符号則違反のないＤＭＩ符号の符号列Ｊである
とすると、 Ｊ−目Ｉ　１２　　・・・） と表すと、 Ｉ　ｚｌｌ＝　Ｉ　Ｚｆｉ−１（１） である。一方クロック信号は、 （１０１０１０１・・伺 と表されるから上記信号Ｊとクロック信号の排他的論理
和をとった信号りは Ｌ−（Ｑ、Ｑ２　・・・・） と表すと、 Ｑ　２１％　＝　Ｑ　２ｎ−１ｆ２１ となるはずである。ところが入力信号Ｊは実際には符号
則違反がある信号ｊであるから、上記（１）式を満足し
ないビットが存在する。これが第５図のｌに斜線で示す
部分である。これには、誤り検出回路３６は上記（２）
式の違反を検出すればよい。すなわち、ＱｚｆｌとＱ　
２ｎ−、とを比較し、Ｑ！ｆｉ≠Ｑ２れ−１ となる場合に出力を送出すればよい。これが信号゛ｍで
ある。排他的論理和回路３７を通過した信号ｎは誤りが
訂正された信号であり、これからＤＭｊ符号別にしたが
って復号変換すれば、信号０を得ることができる。この
信号は送信装置の直列多重信号と等価のＮＲＺ信号であ
る。

直並列変換回路２４では、これを並列信号に変換し、信
号ｍのタイミングが第一チヤンネルｐであると識別する
ことにより、４個のチャンネルを正しく分配することが
できる。

第６図は別の実施例受信装置部分のブロック構成図であ
る。この例は直並列変換された信号の分配を直並列変換
回路２４で行わずに、別のマトリクススイン−チ２７で
行うように構成したもので、その動作は第３図の受信装
置の部分と同様に理解することができるので、詳しい説
明を省略する。この構成では、直並列変換回路２４およ
びマトリクススイッチ２７はそれぞれ一般の集積回路に
より構成することができる利点がある。

第７図は別の実施例送信装置のブロック構成図である。

この例は符号則違反を発生させる方法に特徴がある。す
なわち、並列入力信号を直列信号に変換する並直列変換
回路１２′は、入力するチャンネル数の２倍の入力端子
を備え、入力信号はこの入力単に一つ置きに接続する。

その間の入力端子には論理ｒｌＪの信号を与え、しかも
特定の一つ（この例では第一チャンネルの次）のみに、
論理「０」を与えておく。この並直列変換回路１２′の
出力通路の和分論理変換については、第３図で説明した
ものと同様である。

第８図はこの装置の動作タイムチャートである。

第８図ａ　−ｆは第７図にＸ印を付して示すａ　ｗ　ｆ
の点の信号波形図である。第８図ｅ′、ｆ′にはそれぞ
れｅ、ｆ点のＤＭＩ符号則に誤りがない場合の信号波形
を参考のために示す。

すなわち、第７図に示す構成で、並直列変換回路１２′
の入力端子で、各チャンネルの入力がない間のチャンネ
ルにすべて論理「１」を与えておくと、この回路により
ＤＭＩ符号則による変換が行われ、出力端子１５には第
８図ｆ′に示す信号が送出されることになる。しかし、
第一チャンネルの次の入力端子には論理「０」を与えで
あるので、端子１５の出力信号は第一チャンネルのタイ
ミングで符号則違反を発生していることになり、その送
信出力は第８図ｆのようになる。これは前記例（第３図
）で説明した送信信号（ｊ）と同等である。

第９図は別の受信装置の実施例ブロック構成図である。

この例は第７図で説明した送信装置に対応じて理解する
ことができる。すなわち、受信入力端子２１に第８図で
説明した信号ｆが到来する。

この信号は排他的論理和回路４１および１ビットの遅延
回路４２により差分変換が施され、直並列変換回路２４
′に入力する。直並列変換回路２４′では、４個のチャ
ンネルの信号をその２倍の８個の信号に分配する。４個
の端子２５には４個のチャンネルの復調信号が送出され
、その間の４個の信号通路には、送信装置で挿入した信
号パターンが得られる。この信号パターンが全部論理ｒ
ｌＪであれば、端子２１の信号は誤りのないＤＭＩ符号
であるが、第７図の説明で述べたように、特定のチャン
ネル（この例では第一のチャンネル）の後には、論理「
０」を意識的に挿入して、ＤＭＩ符号則に対して符号則
違反を発生させている。

直並列変換回路２４′のクロック信号入力には、分周回
路４３、アンド回路４４およびオア回路４５を介して、
端子３９から必要なりロック信号が入力する。

上記信号パターンは誤り検出回路４６で検出される。こ
のパターンがｒｏ　１１１Ｊであれば、この誤り検出回
路４６に出力がなく、クロック信号は端子３９からオア
回路４５を通過して、直並列変換回路２４′に与えられ
る。ところが、誤り検出回路４６で検出される信号パタ
ーンがｒｏ　１１１Ｊ以外であると、誤り検出回路４６
はアンド回路４４に信号「１」を送出して、オア回路４
５を介して周期の８倍長いクロック信号を与えて、直並
列変換回路２４′に与えるクロック信号をインヒビット
する。この状態では、直並列変換回路２４′は出力端子
の信号配分を順に変更してゆくことになる。この状態は
誤り検出回路４６に所定の信号パターンｒｏ　１１１Ｊ
が現れるまで継続する。この所定の信号パターンが現れ
た時点で、クロック信号は正常にもどり、直並列変換回
路２４′の各出力には、正しく並列配分された信号が送
出されることになる。

第９図の回路では誤り検出回路４６に同期保護回路４７
が接続されている。この同期保護回路４７は、伝送路で
発生する散発的なビット誤りを救済するためのものであ
る。すなわち、伝送路で散発的にビット誤りが発生する
と、その都度誤り検出回路４６から検出出力が送出され
たのでは、同期状態が不安定になる。このために、誤り
検出回路４６が所定の複数回にわたり所定の信号パター
ンを検出しないときに、はじめて誤りを判定するように
構成される。これにより、伝送路で散発的に発生するビ
ット誤りについても、その都度同期動作が繰り返される
ことがなくなり、安定な受信状態を維持することができ
るようになる。

第１０図はこの実施例装置の動作説明用のタイムチャー
トである。第１０図のｆ”−ｎは第９図にＸ印を付して
示すｆｘｎの点の信号波形図である。第１０図ｆは第８
図で説明した送信装置の出力信号ｆである。第１０図で
はＡ点でクロック信号がインヒビットされて、同期制御
が実行され、Ｂ点からは正しい同期状態にはいり、４個
のチャンネルが正しく配分された状態を示す。

第１１図は受信装置の別の実施例についてその要部を説
明するブロック構成図である。この図では誤り検出回路
およびその出力信号の径路については省略しであるが、
前述の第９図の回路と同様に理解することができる。こ
の第１１図の回路では、並列信号に変換された各チャン
ネルの分配は、別のマトリクススイッチ２７′で行うよ
うに構成したものであって、その他の構成および動作は
第９図の装置と同様である。マトリクススイッチ２７′
に与えられるクロック信号ＣＫについて、第９図および
第１０図で詳しく説明したような同期制御が行われ、端
子２５には正しいチャンネルの信号配分が行われるよう
になる。このように構成することにより、直並列変換回
路２４′およびマトリクススイッチ２７′に市販の集積
回路を使用することができる。

上記例に説明したもの以外にも、１Ｂ２Ｂ変換の符号則
はさまざまに考えられ、これらによっても同様に本発明
を実施することができる。また、第一の発明を実施する
か第二の発明を実施するか、すなわち受信装置で誤り訂
正を行うか否かは、その回線の性質から設計設定するこ
とができる事項である。

本発明により多重同期のための回路が簡単化されるので
、従来多重されずに個別に伝送していた低速のデータ信
号を、簡単に多重化して伝送することができるようにな
り、全体として回線の利用効率を著しく経済化すること
ができる。

〔発明の効果〕

以上説明したように、本発明によれば、送信装置と受信
装置との多重同期が、特別の同期回路を設けることな（
実現できるので、装置が簡単化かつ経済化される利点が
ある。また、伝送路に同期信号を伝送する必要がないか
ら、伝送路の利用効率が高くなる利点がある。

本発明を実施することにより、多重同期が簡単になるた
め、複数の低速信号を多重して一つの回線に伝送するこ
とが容易になり、回線の利用効率を高くすることができ
る。特に、これを加入者回線に実施することにより、加
入者回線の利用効率を高（し経済化することになる。

【図面の簡単な説明】

第１図は本発明第一実施例装置のブロック構成図。 第２図は本発明第二実施例装置のブロック構成図。 第３図は本発明をＤＭＩ符号について実施する場合の具
体的な装置ブロック構成図。 第４図はその送信装置の動作説明用タイムチャート。 第５図はその受信装置の動作説明用タイムチャート。 第６図は受信装置の別の実施例装置プロ・ツク構成図。 第７図は送信装置の別の実施例装置ブロック構成図。 第８図は第７図に示す実施例装置の動作説明用タイムチ
ャート。 第９図は受信装置の別の実施例装置ブロック構成図。 第１０図は第９図に示す実施例装置の動作説明用タイム
チャート。 第１１図は受信装置のさらに別の実施例装置のブロック
構成図。 第１２図は伝送符号の例を説明するための波形図。 第１３図は従来例装置のブロック構成図。 １１・・・入力端子、１２・・・並直列変換回路、１３
・・・１Ｂ２Ｂ符号変換を施す変換回路、１４・・・符
号則違反付加回路、１５・・・送信出力端子、１９・・
・伝送路、２１・・・受信入力端子、２２・・・符号則
違反検出および訂正回路、２３・・・１Ｂ２Ｂ符号をそ
の変換符号則にしたかって復号する復号回路、２４・・
・直並列変換回路、２５・・・出力端子。

Claims (9)

【特許請求の範囲】
1. （１）送信装置と受信装置とを備え、 送信装置には、 複数ｎチャンネルのディジタル信号が入力するｎ個の入
   力端子と、 このｎ個の入力端子の信号を直列信号に変換する並直列
   変換回路と、 この並直列変換回路の出力を所定の符号則により１Ｂ２
   Ｂ符号変換を施す手段と、 この手段の出力信号が送出される送信出力端子と を備え、 受信装置には、 上記送信装置から到来する信号が入力する受信入力端子
   と、 この受信入力端子の信号を上記符号則により復号する手
   段と、 この手段の出力に得られる直列信号をｎ個の信号に分離
   する直並列変換回路と、 この直並列変換回路の出力が接続されたｎ個の出力端子
   と を備えたディジタル多重通信装置において、上記送信装
   置には、 上記直列信号の特定のチャンネルに対応するビットに上
   記符号則の違反を生じさせる手段 を備え、 上記受信装置には、 上記受信入力端子の信号から上記符号則の違反を検出す
   る手段と、 この手段の検出出力のタイミングから上記復号する手段
   の出力に得られる直列信号の上記特定チャンネルに対応
   するビットを識別し上記ｎ個の出力端子へ送信装置のチ
   ャンネルに対応して分配する手段と を備えた ことを特徴とするディジタル多重通信装置。
2. （２）分配する手段は直並列変換回路に含まれる特許請
   求の範囲第（１）項に記載のディジタル多重通信装置。
3. （３）分配する手段は直並列変換回路の後段に別に設け
   られた特許請求の範囲第（１）項に記載のディジタル多
   重通信装置。
4. （４）送信装置と受信装置とを備え、 送信装置には、 複数ｎチャンネルのディジタル信号が入力するｎ個の入
   力端子と、 このｎ個の入力端子の信号を直列信号に変換する並直列
   変換回路と、 この並直列変換回路の出力を所定の符号則により１Ｂ２
   Ｂ符号変換を施す手段と、 この手段の出力信号が送出される送信出力端子と を備え、 受信装置には、 上記送信装置から到来する信号が入力する受信入力端子
   と、 この受信入力端子の信号を上記符号則により復号する手
   段と、 この手段の出力に得られる直列信号をｎ個の信号に分離
   する直並列変換回路と、 この直並列変換回路の出力が接続されたｎ個の出力端子
   と を備えたディジタル多重通信装置において、上記符号則
   は誤り訂正を行うことができる符号則であり、 上記送信装置には、 上記直列信号の特定のチャンネルに対応するビットに上
   記符号則の違反を生じさせる手段 を備え、 上記受信装置には、 上記受信入力端子の信号から上記符号則の違反を検出す
   る手段と、 この手段の検出出力に基づいて誤りのある符号を訂正す
   る手段と、 上記符号則違反の違反を検出する手段の検出出力のタイ
   ミングから上記復号する手段の出力に得られる直列信号
   の上記特定チャンネルに対応するビットを識別し上記ｎ
   個の出力端子へ送信装置のチャンネルに対応して分配す
   る手段と を備えた ことを特徴とするディジタル多重通信装置。
5. （５）符号則がＣＭＩ符号則である特許請求の範囲第（
   ４）項に記載のディジタル多重通信装置。
6. （６）符号則がＤＭＩ符号則である特許請求の範囲第（
   ４）項に記載のディジタル多重通信装置。
7. （７）１Ｂ２Ｂ符号変換を施す手段には、 直列信号を１ビット遅延させる手段と、 この手段の出力信号と上記直列信号との和をとる手段と
   、 この手段の出力信号とクロック信号との排他的論理和を
   とる手段と を含み、 符号則の違反を生じさせる手段は、特定のチャンネルに
   対応するタイミングで上記クロック信号をインヒビット
   する手段である 特許請求の範囲第（６）項に記載のディジタル多重通信
   装置。
8. （８）復号する手段には受信直列信号に差分変換を施す
   手段を含む 特許請求の範囲第（６）項に記載のディジタル多重通信
   装置。
9. （９）１Ｂ２Ｂ符号変換を施す手段は各チャンネルの信
   号の後に論理「１」のビットを挿入する手段を含み、 符号則の違反を生じさせる手段は、特定のチャンネルの
   後の上記論理「１」のビットを論理「０」とする手段で
   ある 特許請求の範囲第（６）項に記載のディジタル多重通信
   装置。