JPS6194372A - 半導体メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、集積度の向上を期するようにした半導体メ
モリ素子に関し、特に紫外線消去形ＥＦＲＯＭ。

あるいはマスクＲＯＭなどのメモリマトリクスアレーに
好適なようにしたものである。

（従来の技術） 半導体メモリ素子のうち、特に、紫外線°消去、電気的
書き込み可能ＲＯＭ、すなわちＥＰＲＯＭについて述べ
る。二層ポリシリコンを有するシリコンゲートＭＯＳメ
モリのデバイス構造が特公昭５２−４７６７５号公報に
開示されている。この構造のＥＰＲＯＭのメモリアレイ
セルは半導体基板上で第３図のような配置になっている
。

この第３図は平面図であり、第４図は第３図のＡ−Ｂ線
間の断面図である。この第３図、第４図の両図の図中の
１はフィールド領域であり、厚い配線膜で構成されてい
る。このフィールド領域１の部分はＭＯＳＦＥＴとなる
いわゆるアクティブ領域以外の領域である。中央部に縦
に走っているのがシリコン基板９に形成されたソース拡
散層３であり、ＭＯＳＦＥＴのソースとなるものである
。

このソースＫ　散層３の両側に縦方向に２本のワード！
５Ｌ２が設けられている。ワード線２は２層のポリシリ
コンゲートであり、ワード線としての配線とＥＰＲＯＭ
のコントロールゲートとを兼ねている。各ワード線２の
外側の領域にドレイン拡散層７が形成されている。ドレ
イン拡散層７はＭＯＳＦＥＴのドレインである。

また、ワード線２の下部に重ねている斜線で示す部分は
フローティングゲート４であゆ、このフローティングゲ
ート４は第１層のポリシリコンゲート電極であり、ソー
ス拡散層３、ドレイン拡散層７、ワード線２より浮いた
状態にあり、このフローティングゲート４に電荷を注入
することにより、情報を記憶するようにしている。

また、横方向には、アルミのビット１ｓ６が形成されて
おり、ドレイン拡散層７とコンタクトホール５によって
接続されている。ソース拡散層３は図示されていないが
ＭＯＳ　Ｆ　ＥＴ　８ごとに１個所程度の割合でコンタ
クトホールを介して、アルミの接地線で接続され、電位
の固定を行っている。

上記ソース拡散層３（以下ｖ１１．ラインと言う）を接
地しておき１．あるアルミのビット＄６とワード線２（
第２ポリシリコン）を電圧ｖｃｃ　＜通常５ｖ）に上げ
ることにより、１ビツトを選択し、データの読み込みを
行なう。

通常、各ビットのソース拡散層３を共通にして、第３図
のようなりｓｓラインを形成し、所々に配置したアルミ
配線コンタクトホール５を用いて前記ｖ、Ｓライン（通
常ＧＮＤ電位、すなワチ、ｏｖ）の電位固定を行なって
いる。前記データ読み込み時など通常は、ｖｏラインは
接地電位に固定される。

データ書込み時はソース拡散層３、すなわち、ｖｓｓラ
インを＋１〜２ｖ程度に上げる場合がある。

このように、■ｏラインの採用によって、１ビツトでこ
のソース拡散層にコンタクトホールを設ける必要をなく
ｔ、、ａＷｉ度の向上をはかつていた。

（発明が解決しようとする問題点） しかしながらこのような従来の方法では、ワードｍ２（
第２ポリシリコン）がフィールド領域１からｖｓ、ライ
ン３へかぶさらないようにマスク合わせ余裕り、　（第
３図）が必要であり、また、ｖＳｓライン３の電位固定
のためのアルミのビット線６、コンタクトホール５が必
要であるので、より集積度の向上をはかる上での妨げと
なっていた。

この発明は以上述べた従来技術が持っている問題点のう
ち、マスク合わせ余裕り、とｖｓＳライン電位固定のた
めのアルミのピット線、フンタクトホールが必要な点に
ついて解決した半導体メモリ素子を提供するものである
。

（問題点を解決するための手段） この発明は半導体メモリ素子において、ソース拡散層の
下部に反対導電型の拡散層を設け、Ｐ″Ｎ＋Ｎ＋接合す
るようにしたものである。

（作　用） この発明によれば、以上のように半導体メモリ素子を構
成したので、ソース拡散層とＰ＋拡散層は耐圧が数Ｖ以
下のツェナー特性を示し、この両方の拡散層の不純物を
高くするとトンネルダイオード特性を示し、シリコン基
板と一定の関係の電位に固定する。

（実施例） 以下、この発明の半導体メモリ素子の実施例について図
面に基づき説明する。第１図はその一実施例の平面図で
あり、第２図（ａｌ、第２図（ｂｌはその製造工程の説
明図であり、第１図のＣ−Ｄ線の断面図である。この第
１図および第２図（ａｌ、第２図（ｂｌにおいて、第３
図、第４図と同一部分には同一符号を付して述べる。

この第１図、第２図１ａｌ、第２図［ｂｌにおいて、通
常のＮＭＯ３製造工程を経てシリコン基板９上にフィー
ルド領域１．２本のワード！ｓ２およびこのワード線２
に重なって斜線で示すように、フローティングゲート４
を形成し、ゲート電極のパターニングを行なった後、Ｐ
−型シリコン基板９全面に人ＳやＰなどのドナー型不純
物をイオン注入法などによって導入する。

次に、熱処理を行なって前記不純物を拡散し、不純物濃
度的２　Ｘ　１０”ｃ＋ｎ−’のソース・ドレイン拡散
層であるＮ＋拡散層３および７を形成する。

次に、ソース拡散層３のみが露出するようにレジスト１
１でパターニングして、Ｂやｓｈなどの１７クセプタ型
不純物を高い加速電圧のイオン注入法などにより第２図
（ａｌから明らかなように、ソース拡散層３の直下に導
入した後、熱処理を行ない、不純物濃度的５　Ｘ　１０
”ｃｎ＋−’のピ拡散層１０を形成する。乙のとき、ソ
ース拡散層３とＰ′″拡散層１０は縦方向のＰ＋Ｎ”接
合となる（第２図（ｂ））。

このようにして作られたソース拡散層３とＰ１拡散層１
０は、耐圧が歎Ｖ理下のツェナーダイオード特性を示す
。この二つの拡散層の濃度をさらに濃（し拡散を抑えれ
ば、耐圧をさらに０５〜ＩＶ程度にまで下げることがで
き、トンネルダイオード特性を示し、はとんどｏｖとな
る場合もある。

したがって、ソース拡散層３の電位をアルミ配線による
ビット線６、コンタクトホール５などを用いることなく
基板電位に固定することができる。

そのときのソース拡散層３の電位は、基板電位に対して
ソース拡散層３とＰ“拡散層１ｏにょるＰ“Ｎ“接合の
特性をコントロールすることによりその大きさを操作で
きる。なお、８は絶縁膜である。

これを利用したＥＰＲＯＭ素子のメモリアレイは第３図
で示したｖ、Ｓライン３のようにソース拡散層をつなげ
る必要がな（なる。何故なら、ＭＯＳＦＥＴのソースは
Ｐ”Ｎ”ｉ合を介して基板の電位に固定されているから
である。したがって、第１図に示すように■ｓｓライン
３の両側のフィールド領域１をつなげることができる。

これにより、前記マスク合わせ余裕り、が不要となる。

また、従来の前記ｖｓｓライン電位固定のためのアルミ
配線、コンタクトホールも不要となる。

なお、前記Ｂやｓｂを導入する際、高い加速電圧のイオ
ン注入ではな（、低い加速電圧のイオン注入で導入し、
熱処理でソース拡散Ｒ３より深く拡散するようにしても
よい。この場合、ソース拡散層３の人ＳやＰの濃度をＢ
やｓｂを補償できるように濃くしておけばよい。

また、前もってＰ”　ｗ、散層を埋め込んでおき、その
上にＮ゛拡散層を形成する方法でもよい。さらに、ＮＭ
Ｏ３工程でな（ＰＭＯ３の場合やウェル構造でも何ら問
題なく適用できる。

なお、上記実施例はＥＰＲＯＭの場合について述べたが
、マスクＲＯＭや他のメモリ素子にも容易に応用できる
ことはもちろんである。

（発明の効果） 以上のようにこの発明によれば、ソース拡散層の下部に
反対導電型の拡散層を設け、Ｐ”Ｎ’層を形成してソー
ス拡散層の電位をシリコン基板と一定の関係の電位に固
定するようにしたので、マスク合わせ余裕Ｌｌが不要と
なり、また、前記ｖｓｓライン電位固定のためのアルミ
配線、コンタクトホールも不要となる。

これにより、集積度の高い半導体メモリ素子が実現でき
る。特にＥＰＲＯＭやマスクＲＯＭにおいて有効であり
、２５６にビットＥＦＲＯＭに応用すれば、素子面積を
約９０％に縮小できる。

【図面の簡単な説明】

第１図はこの発明の半導体メモリ素子の一実施例の平面
図、第２図（１１）および第２図１ｂ）はそれぞれ同上
半導体メモリ素子の製造工程を説明するために、第１図
のＣ−Ｄ＠に沿って切断して示す断面図、第３図は従来
の半導体メモリ素子の平面図、第４図は第３図のＡ−Ｂ
線に沿って切断して従来の半導体メモリ素子の工程を説
明するための図である。 １　フィールドｆｉＩ域、２・・ワード線、３・ソース
拡散層、４・・・フローティングゲート、５　・コンタ
クトホール、６・・・ビット線、７・Ｎ″　拡散層、８
・・・絶縁膜、９・・・シリコン基板、１ｏ・・Ｐ＋拡
散層。 第１図 第２図 第３図 第ｔ１図

Claims (1)

【特許請求の範囲】
1. 　シリコン基板上にフィールド領域、ワード線、ビット
   線およびフローティングゲートを形成するとともにこの
   シリコン基板にソース拡散層とドレイン拡散層を形成し
   た半導体メモリ素子構造において、上記ソース拡散層の
   下部にＰ＾＋Ｎ＾＋接合を設け、ソース拡散層を基板電
   位に固定したことを特徴とする半導体メモリ素子。