JPS6199362A - 半導体装置 - Google Patents

半導体装置

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JPS6199362A
JPS6199362A JP59221525A JP22152584A JPS6199362A JP S6199362 A JPS6199362 A JP S6199362A JP 59221525 A JP59221525 A JP 59221525A JP 22152584 A JP22152584 A JP 22152584A JP S6199362 A JPS6199362 A JP S6199362A
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JP
Japan
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chip
chips
light
signals
area
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JP59221525A
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Shinji Emori
江森　伸二
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数個の半導体チップを結合してなる半導体装
置に関する。
大規模集積回路（ＬＳＩ）の高機能化、高集積化により
、近年各種機能の回路を同−ＬＳＩ内に構成する場合が
多くなってきた。例えばＣＭＯＳとＴＴＬ、またはアナ
ログと０ＭＯ３のディジタル、さらにインクフェイス回
路を設けて０ＭＯ３とＥＣＬ等の構成を有するＬＳＩの
要求に対し、同一チップ内に構成することは困難である
。無理をして強行しても製造工程上、またその歩留りの
上からも極めて不利である。
従って回路機能別に独立のチップを用いれば、それぞれ
に最適なプロセスが適用でき、各機能毎の特徴が生かせ
ることになり、そのため複数個のチップを結合してなる
ＬＳＩが検討されるようになった。
この場合ＬＳＩは、有効なチップ間結合手段が必要にな
る。
〔従来の技術〕
第２図は従来例による２個のチップよりなるＬＳＩの断
面図である。
図において、パッケージ８の上に第１のチップ１を搭載
し、その上に第２のチップ４をフェイスアップに載せ、
パッド（ボンディングするための接続端子）３，５をワ
イヤ６でボンディングして両チップを結線する。つぎに
第１のチップ１の周辺のバッド２と、パフケージ８にメ
タライズして形成された内部リード９とをワイヤ７でボ
ンディングする。内部リード９はパッケージの外部り−
ド１０に接続されている。１１はパッケージの蓋を示す
。
この例では両チップの結線をパッド間のワイヤボンディ
ングで行ったが、第１のチップ１の上に第２のチップ４
をフェイスダウンに載せ、バンプ（隆起した接続端子）
、ビームリードを用いて行う場合もある。
〔発明が解決しようとする問題点〕
従来例によるチップ間の結合は、パッドまたはバンプ等
を結線して行うため大きな面積を必要とした。
チップ間は電気的に接続されるため、各チップの電位を
自由に設定できない。インタフェイスは例えば信号を送
る方のチップのレベルがＴＴＬの場合は、受ける方のチ
ップのレベルもＴＴＬでなければならない。
〔問題点を解決するための手段〕
上記問題点の解決は、複数個の半導体チップを噴 その表面が対向するよう積み重ね、チップ間の信号伝送
を該表面間での光信号で行う手段を有する本発明による
半導体装置により達成される。
〔作用〕
各チップに設ける発、受光素子の面積はパッドやバンプ
より小さい面積で形成でき、高集積化が可能となる。
またチップ間の信号伝送を光信号で行うため、チップ間
は電位的に分離され、設計の自由度が増す。
〔実施例〕
第１図（ａ）、　（ｂｌはそれぞれ本発明による２個の
チップよりなるＬＳＩの断面図、光伝送部を拡大した断
面図である。
図において、パフケー、ジ８の上に第１のチップ１を搭
載し、その上に第２のチップ４をフェイスダウンに載せ
１．バンプ３，５を溶着して両チップの電源等電流の流
れる所を結線する。つぎに第１のチップｌの周辺のパッ
ド２と、パッケージ８にメタライズして形成された内部
リード９とをワイヤ７でボンディングする。内部リード
９はパッケージの外部リード１０に接続されている。１
１はパッケージの苦を示す。
ここでチップ間の信号の伝達、交換は発光素子１２と受
光素子１３により光で行う。第１図（ｂｌに示されるよ
うに発光素子１２としてエミッターベース間のブレーク
ダウン発光を用いたトランジスタを、受光素子１３とし
てベース開放のフォトトランジスタを用いる。
第１のチップ１は、珪素（Ｓｉ）を用い低速部と電源回
路を形成する。
第２のチップ４は、ガリウム砒素（ＧａＡｓ）を用い高
速部を形成し、ここである程度まとまった処理を済ませ
、結果的に遅い信号授受でよいような構成にして、光に
より第１のチップ１と信号授受を行う。
例えば第２のチップ４はプロセッサを構成し、内部は回
路を簡単化するため１ビツトの演算器にする。しかし出
力はパラレルになるようにインクフェイスを考慮すれば
よい。しかし第２のチップ４は高価であるためパラレル
処理の回路をチップに入れるとチップサイズは大きくな
り、歩留りが低下する。
ここでは１ビツトを直列処理する簡単な回路にしたため
、その高速性を生かしてビットを小さく落とした演算処
理をして、結果だけを光でやりとりをする。
以上のようにシリアルに処理したデータをパラレルに出
すような構成に適している。
〔発明の効果〕
以上説明したように本発明によれば、 １、チップ２個を１チップ分の面積で構成できる。
ｉｉ、各チップは異なるテクノロジのＬＳＩで構成でき
る。
ｉｉｉ　、チップ間の信号の伝達手段に要する面積はパ
ッドまたはバンプより小さくてすむ。
ｉｖ、チップ間の電位は自由に選択できる。
【図面の簡単な説明】
第１図（ａ）、　（ｂｌはそれぞれ本発明による２個の
チップよりなるＬＳＩの断面図、光伝送部を拡大した断
面図である。 第２図は従来例による２個のチップよりなるＬｓｒの断
面図である。 図において、 １は第１のチップ、　　２はパッド、 ３．５はバンプ、　　　４は第２のチップ、６．７はワ
イヤ、　　　８はパッケージ、９は内部リード、　　　
１０は外部リード、１１は蓋、　　　　　　１２は発光
素子、１３は受光素子 を示す。 第１記 滲２侶

Claims (1)

    【特許請求の範囲】
  1. 　複数個の半導体チップをその表面が対向するよう積み
    重ね、チップ間の信号伝送を該表面間での光信号で行う
    手段を有することを特徴とする半導体装置。
JP59221525A 1984-10-22 1984-10-22 半導体装置 Pending JPS6199362A (ja)

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