JPS6199366A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6199366A JPS6199366A JP59204518A JP20451884A JPS6199366A JP S6199366 A JPS6199366 A JP S6199366A JP 59204518 A JP59204518 A JP 59204518A JP 20451884 A JP20451884 A JP 20451884A JP S6199366 A JPS6199366 A JP S6199366A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
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- H10B20/383—Channel doping programmed
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯ８半導体装置およびその製造方法
１に関するもので、特にマスクＲＯＭ、デコーダ等用の
高密度半導体装置に適用されるものである。
１に関するもので、特にマスクＲＯＭ、デコーダ等用の
高密度半導体装置に適用されるものである。
ＭＯ８半導体装置においては、半導体基板内に対向して
形成されたソースおよびドレインとなる２つの不純物拡
散領域間の基板上にゲート絶縁膜を介してゲート電極が
形成される。トランジスタ素子が多数形成される半導体
装置では不純物拡散領域とゲート電極領域を帯状として
格子を形成し、これらの交差部にトランジスタを形成す
るようにしている。
形成されたソースおよびドレインとなる２つの不純物拡
散領域間の基板上にゲート絶縁膜を介してゲート電極が
形成される。トランジスタ素子が多数形成される半導体
装置では不純物拡散領域とゲート電極領域を帯状として
格子を形成し、これらの交差部にトランジスタを形成す
るようにしている。
この様子はＭ９図および第１０図に示されており、第９
図は平面図、第１０図はそのＡ’ −Ａ’線に沿った断
面図である。これによれば、半導体基板１内に一定の幅
と深さをもって複数列に形成された不純物拡散領域２と
半導体基板１上にゲート酸化膜３を介して一定の幅と厚
さをもって複数行に形成されたゲート電極４が設けられ
ている。
図は平面図、第１０図はそのＡ’ −Ａ’線に沿った断
面図である。これによれば、半導体基板１内に一定の幅
と深さをもって複数列に形成された不純物拡散領域２と
半導体基板１上にゲート酸化膜３を介して一定の幅と厚
さをもって複数行に形成されたゲート電極４が設けられ
ている。
不純物拡散領域２とゲート電極４の交差部にトランジス
タが形成され得るが、第１０図に示されるように、ゲー
ト電極４ａの下部では不純物拡散領域２ａおよび２ｂが
離れて対向するためトランジスタとなり、ゲート電極４
ｂの下部では不純物拡散領域２ｂおよび２Ｃは接触して
拡散配線領域上なっている。
タが形成され得るが、第１０図に示されるように、ゲー
ト電極４ａの下部では不純物拡散領域２ａおよび２ｂが
離れて対向するためトランジスタとなり、ゲート電極４
ｂの下部では不純物拡散領域２ｂおよび２Ｃは接触して
拡散配線領域上なっている。
このように不純物拡散領域とゲート電極の交差部にトラ
ンジスタを選択的に形成するためには次のような方法が
用いられる。
ンジスタを選択的に形成するためには次のような方法が
用いられる。
まず、半導体基板１の熱酸化により基板表面に熱酸化１
１’２３を形成し、第１１図に示寸されるようなマスク
パターンを用いてレジストをパターニングし、ホウ素等
のＰ型不純物をイオン注入してＰ＋埋込拡散領域を形成
する。同様にレジストのパターニングとイオン注入によ
りリン等のｎ型不純物を拡散したｎ 埋込拡散領域を形
成する。これらの埋込拡散領域によりトランジスタ形成
領域とトランジスタを形成しない拡散配線領域が区別し
て形成される。
１’２３を形成し、第１１図に示寸されるようなマスク
パターンを用いてレジストをパターニングし、ホウ素等
のＰ型不純物をイオン注入してＰ＋埋込拡散領域を形成
する。同様にレジストのパターニングとイオン注入によ
りリン等のｎ型不純物を拡散したｎ 埋込拡散領域を形
成する。これらの埋込拡散領域によりトランジスタ形成
領域とトランジスタを形成しない拡散配線領域が区別し
て形成される。
すなわち将来トランジスタを形成する領域には埋込拡散
領域を形成しないようにする。
領域を形成しないようにする。
次にＣＶＤ法等によって全面のにポリシリコン層を形成
し、これを所定のパターンを有するマスりを使用して写
真蝕刻技術でパターニングして第９図に示すようなゲー
ト電極４ａおよび４ｂを形成する。
し、これを所定のパターンを有するマスりを使用して写
真蝕刻技術でパターニングして第９図に示すようなゲー
ト電極４ａおよび４ｂを形成する。
このゲート電極、パターニングされたレジストおよびフ
ィールド酸化膜により形成される窓からイオン打込みを
行ない、所定の加熱を行うとトランジスタの拡散領域が
形成される。
ィールド酸化膜により形成される窓からイオン打込みを
行ない、所定の加熱を行うとトランジスタの拡散領域が
形成される。
その後、絶縁膜形成、電極配ｌｉｔ層形成、保護膜形成
等の通常の半導体装置の製造工程を経て所望の半導体装
置が得られる。
等の通常の半導体装置の製造工程を経て所望の半導体装
置が得られる。
しかしながら、このような半導体装置においては、製造
の際、不純物拡散領域とゲート電極との交差部に対し、
トランジスタを形成するか拡散配線領域とするかを区別
するためにマスクを用いてレジストパターンを形成する
工程が必要となり、生産性が悪く生産コストが高いとい
う問題がある。
の際、不純物拡散領域とゲート電極との交差部に対し、
トランジスタを形成するか拡散配線領域とするかを区別
するためにマスクを用いてレジストパターンを形成する
工程が必要となり、生産性が悪く生産コストが高いとい
う問題がある。
本発明はこのような従来技術の問題点に鑑みてなされた
もので、工程が短縮でき、生産性の良い半導体装置およ
びその製造方法を提供することを目的とする。
もので、工程が短縮でき、生産性の良い半導体装置およ
びその製造方法を提供することを目的とする。
上記目的達成のため本発明にかかる半導体装置において
は、所定幅のゲート電極およびこれに交差して自己整合
によりこのゲート電極下に離隔状態で対向して形成され
た不純物拡散領域より成るトランジスタ領域と、前記ゲ
ート電極の一部に設けられた前記所定幅よりも狭い横断
幅を有する狭幅１部と交差し、かつ前記狭幅部の下で連
続した不純物拡散領域より成る拡散配線領域とを備えて
おり、また本発明にかかる半導体装置の製造方法におい
ては、半導体基板の表面にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に全面にゲート電極層を形成す
る工程と、前記ゲート電極層を、トランジスタ形成領域
では所定幅を有するように、拡散配線形成領域ではその
少なくとも一部に前記所定幅よりも狭い横断幅を有する
ように、パターニングを行なってゲート電極の狭幅部を
形成する工程と、前記ゲート電極とレジストにより、前
記トランジスタ形成領域における前記ゲート電極の両側
のソース形成領域およびドレイン形成領域に、並びに前
記ゲート電極の狭幅部の両側の前記拡散配線領域に、そ
れぞれ対応する窓を形成する工程と、不純物イオンを前
記窓を介して基板中に注入し、拡散させることにより、
トランジスタ形成領域においては前記ゲート電極下で離
隔して対向するソース領域およびドレイン領域を、拡散
配線形成領域においては前記ゲート電極の狭幅部の下で
両側から延びて接触する拡散配線領域を形成する工程と
を備えており、共に生産効率の向上とコストダウンに寄
与できるものである。
は、所定幅のゲート電極およびこれに交差して自己整合
によりこのゲート電極下に離隔状態で対向して形成され
た不純物拡散領域より成るトランジスタ領域と、前記ゲ
ート電極の一部に設けられた前記所定幅よりも狭い横断
幅を有する狭幅１部と交差し、かつ前記狭幅部の下で連
続した不純物拡散領域より成る拡散配線領域とを備えて
おり、また本発明にかかる半導体装置の製造方法におい
ては、半導体基板の表面にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に全面にゲート電極層を形成す
る工程と、前記ゲート電極層を、トランジスタ形成領域
では所定幅を有するように、拡散配線形成領域ではその
少なくとも一部に前記所定幅よりも狭い横断幅を有する
ように、パターニングを行なってゲート電極の狭幅部を
形成する工程と、前記ゲート電極とレジストにより、前
記トランジスタ形成領域における前記ゲート電極の両側
のソース形成領域およびドレイン形成領域に、並びに前
記ゲート電極の狭幅部の両側の前記拡散配線領域に、そ
れぞれ対応する窓を形成する工程と、不純物イオンを前
記窓を介して基板中に注入し、拡散させることにより、
トランジスタ形成領域においては前記ゲート電極下で離
隔して対向するソース領域およびドレイン領域を、拡散
配線形成領域においては前記ゲート電極の狭幅部の下で
両側から延びて接触する拡散配線領域を形成する工程と
を備えており、共に生産効率の向上とコストダウンに寄
与できるものである。
以下、図面を参照しながら本発明の実施例のいくつかを
詳細に説明する。
詳細に説明する。
第１図および第２図は本発明にかかる半導体装置の一実
施例の構成を示す図であって、ｐ型シリコン基板を用い
たｎチャネルＭＯ８ｔ−ランジスタであり、第１図は平
面図、第２図はそのＡ−Ａ線に沿った断面図である。
施例の構成を示す図であって、ｐ型シリコン基板を用い
たｎチャネルＭＯ８ｔ−ランジスタであり、第１図は平
面図、第２図はそのＡ−Ａ線に沿った断面図である。
同図によれば、従来と同様絶縁膜１３を介して格子状に
形成されたゲート電極１４とこれに交差するリン等が拡
散したｎ型の不純物拡散領［１２が設けられているが、
第１図および第２図から明らかなように、Ａ−Ａ部にお
いてトランジスタ形成領域におけるゲート電極１４ａの
幅よりも拡散配線領域におけるゲート電極１４ｂの幅は
狭く、。
形成されたゲート電極１４とこれに交差するリン等が拡
散したｎ型の不純物拡散領［１２が設けられているが、
第１図および第２図から明らかなように、Ａ−Ａ部にお
いてトランジスタ形成領域におけるゲート電極１４ａの
幅よりも拡散配線領域におけるゲート電極１４ｂの幅は
狭く、。
ゲート電極１４ａの下には離隔して対向するソース領域
１２ａおよびドレイン領域１２ｂが形成されている。こ
の様子は第３図の拡大断面図に示されており、ゲート電
極１４ａの幅Ｌｇ１に対し、拡散領域は両側から横方向
の伸びによりそれぞれαＸ、だけ侵入し、Ｌ、１＞２α
ｘｊであるから（Ｌｇｌ−２αＸｊ）のチャネル有効長
を有している。
１２ａおよびドレイン領域１２ｂが形成されている。こ
の様子は第３図の拡大断面図に示されており、ゲート電
極１４ａの幅Ｌｇ１に対し、拡散領域は両側から横方向
の伸びによりそれぞれαＸ、だけ侵入し、Ｌ、１＞２α
ｘｊであるから（Ｌｇｌ−２αＸｊ）のチャネル有効長
を有している。
一方、ゲート電極１４ｂはゲート電極１４ａの幅Ｌｇ１
よりも小さい幅しＱ２を有しており、１ｇ２く２αｘｊ
であるためゲート電極１４ｂの下ではｎ型不純物拡散領
域１２ｂおよび１２Ｇはゲート電極１４ｂの両側から延
びて接触し、連続した不純物拡散層となっている。
よりも小さい幅しＱ２を有しており、１ｇ２く２αｘｊ
であるためゲート電極１４ｂの下ではｎ型不純物拡散領
域１２ｂおよび１２Ｇはゲート電極１４ｂの両側から延
びて接触し、連続した不純物拡散層となっている。
したがって１ ＞２αＸ・＞ １．２となるように０
１ Ｊ ゲート電極幅Ｌ およびり、２が選択されるがＬｇ１が
２αｘｊに近づくと両側の拡散領域の空乏層の接触に伴
うバンチスルー効果、あるいはショートチャネル効果に
伴う耐圧ｖｔｈの低下もしくはデプレッションモード化
によりリーク電流が増加するため、［ｇｌは２αＸＪよ
り十分大基い必要がある。
１ Ｊ ゲート電極幅Ｌ およびり、２が選択されるがＬｇ１が
２αｘｊに近づくと両側の拡散領域の空乏層の接触に伴
うバンチスルー効果、あるいはショートチャネル効果に
伴う耐圧ｖｔｈの低下もしくはデプレッションモード化
によりリーク電流が増加するため、［ｇｌは２αＸＪよ
り十分大基い必要がある。
また、１ｇ２の幅を非常に小さくすることは加工の困難
性が伴い、かつ断線の危険がある。さらに拡散の横方向
の伸びαＸ、は不純物イオンの濃度および加熱条件によ
り変動する。
性が伴い、かつ断線の危険がある。さらに拡散の横方向
の伸びαＸ、は不純物イオンの濃度および加熱条件によ
り変動する。
以上からゲート電極の幅Ｌ およびり、２はデバイスの
製造条件、要求電気特性および加工精度等から決定され
るが、一般的にはし、２としてはＬ９゜の１／３以下の
値が選択される。
製造条件、要求電気特性および加工精度等から決定され
るが、一般的にはし、２としてはＬ９゜の１／３以下の
値が選択される。
１ 第５図ないし第７図は本発明にかかる半
導体装置における拡散配線領域を形成するためのゲート
電極の形状を示す拡大平面図であって、第５図において
はゲート１ｍ１５の狭Ｎ部１５ａが不純物拡散領域１２
の幅の一部のみに形成されており、これによりゲート配
線における抵抗値の増大を防止し、またゲート電極のパ
ターン切れを防止することができる。
導体装置における拡散配線領域を形成するためのゲート
電極の形状を示す拡大平面図であって、第５図において
はゲート１ｍ１５の狭Ｎ部１５ａが不純物拡散領域１２
の幅の一部のみに形成されており、これによりゲート配
線における抵抗値の増大を防止し、またゲート電極のパ
ターン切れを防止することができる。
第６図の場合も第５図の場合と同様にゲート電極１６の
狭幅部１６ａを不純物拡散領域１２の幅内で形成してい
るが第５図においては通常のゲーｔ・幅から狭幅部へ急
激に変化しているのに対し、第６図においては通常のゲ
ート幅から狭幅部へ徐々に移行している点が異なる。
狭幅部１６ａを不純物拡散領域１２の幅内で形成してい
るが第５図においては通常のゲーｔ・幅から狭幅部へ急
激に変化しているのに対し、第６図においては通常のゲ
ート幅から狭幅部へ徐々に移行している点が異なる。
第７図においては不純物拡散領域１２内でゲート電極１
７の幅が実質的に減少するように、ゲート電極の延びる
方向を長手方向とした２つの矩形孔部１７Ｑを備えてお
り、ゲートＴｉ極の断線を防止しつつゲート電極・下で
の不純物拡散領域の形成を容易にしている。なお、孔１
１７ａ、はゲート電極の両側部を残すようなものであれ
ば形状を問わない。
７の幅が実質的に減少するように、ゲート電極の延びる
方向を長手方向とした２つの矩形孔部１７Ｑを備えてお
り、ゲートＴｉ極の断線を防止しつつゲート電極・下で
の不純物拡散領域の形成を容易にしている。なお、孔１
１７ａ、はゲート電極の両側部を残すようなものであれ
ば形状を問わない。
以上のような半導体装置は第８図を参照して次の、よう
な工程で製造される。なお、半導体装置はポリシリコン
ゲートを有するｎチャネルＭｏＳトランジスタであると
する。また、素子分離のためのフィールド酸化膜はすで
に形成されているものとする。
な工程で製造される。なお、半導体装置はポリシリコン
ゲートを有するｎチャネルＭｏＳトランジスタであると
する。また、素子分離のためのフィールド酸化膜はすで
に形成されているものとする。
まず、ｐ型の半導体基板２１を約１０００℃の加熱酸化
雰囲気中で酸化し、表面に約１０００Ａの熱酸化膜２２
を形成１）（第８図（ａ））、その上にＣＶＤ法でポリ
シリコン層２２を約４０００人の厚さに形成する（第８
図（ｂ））。次にこのポリシリコンＴＩ’２２を所定の
１４パターンでエツチングし、トランジスタ形成領域で
は所定のゲート幅のゲート電極２３ａを、拡散配線形成
領域では狭幅のゲート電極２３ｂを形成する（第８図（
Ｃ））。次にゲート電極２３ａの両側のソース形成領域
およびドレイン形成領域ならびにゲート電極２３ｂの両
側の拡散配線領域が露出するようレジストマスクを形成
する。この状態で基板全面にｎ型不純物であるリンイオ
ン２４を所定のドーズｍで打込む（、第８図（ｄ））。
雰囲気中で酸化し、表面に約１０００Ａの熱酸化膜２２
を形成１）（第８図（ａ））、その上にＣＶＤ法でポリ
シリコン層２２を約４０００人の厚さに形成する（第８
図（ｂ））。次にこのポリシリコンＴＩ’２２を所定の
１４パターンでエツチングし、トランジスタ形成領域で
は所定のゲート幅のゲート電極２３ａを、拡散配線形成
領域では狭幅のゲート電極２３ｂを形成する（第８図（
Ｃ））。次にゲート電極２３ａの両側のソース形成領域
およびドレイン形成領域ならびにゲート電極２３ｂの両
側の拡散配線領域が露出するようレジストマスクを形成
する。この状態で基板全面にｎ型不純物であるリンイオ
ン２４を所定のドーズｍで打込む（、第８図（ｄ））。
次に、基板全体を約１０００℃に加熱すると注入された
リンイオン２４が拡散し、トランジスタ形成領域のゲー
ト電極２３ａの下には離隔して対向するソース領域２５
ａおよび２５ｂが形成され、拡散配線領域のゲート電極
下ではこのドレイン領域２５ｂと反対側の拡散領域２５
ｃが互いに接触して配線領域を形成する（第８図（ｅ）
）。その後厚いシリコン絶縁膜をＣＶＤ法により形成し
、コンタクト孔を開口してアルミニウムを蒸着し、これ
をパターこングしてアルミニウム配線を形成し、最後に
ＰＳＧ等の保ｍｖを形成してウェーハプロセスが完了す
る。
リンイオン２４が拡散し、トランジスタ形成領域のゲー
ト電極２３ａの下には離隔して対向するソース領域２５
ａおよび２５ｂが形成され、拡散配線領域のゲート電極
下ではこのドレイン領域２５ｂと反対側の拡散領域２５
ｃが互いに接触して配線領域を形成する（第８図（ｅ）
）。その後厚いシリコン絶縁膜をＣＶＤ法により形成し
、コンタクト孔を開口してアルミニウムを蒸着し、これ
をパターこングしてアルミニウム配線を形成し、最後に
ＰＳＧ等の保ｍｖを形成してウェーハプロセスが完了す
る。
以上の実施例はｎチャネルＭＯＳトランジスタについて
説明しているが、ｎチャネルＭＯＳトランジスタにも同
様に適用できる。
説明しているが、ｎチャネルＭＯＳトランジスタにも同
様に適用できる。
また、以上のようにイオン注入がゲートをマスクとして
行なわれ、これにより拡散領域が定まるセルファライン
構造を実現するためには上述の実施例のようなポリシリ
コンゲートに限ることなく、アルミニウムやモリブデン
のような金属ゲートにおいても可能である。
行なわれ、これにより拡散領域が定まるセルファライン
構造を実現するためには上述の実施例のようなポリシリ
コンゲートに限ることなく、アルミニウムやモリブデン
のような金属ゲートにおいても可能である。
さらにゲート絶縁膜としてはシリコン酸化膜に限ること
なくシリコン酸化膜とシリコン窒化膜とを併用してもよ
い。
なくシリコン酸化膜とシリコン窒化膜とを併用してもよ
い。
また、不純物拡散領域への不純物を注入する工程を実施
例では不純物打込みにより行なっているが、ドープトガ
ラスにより拡散により行なってもよい。
例では不純物打込みにより行なっているが、ドープトガ
ラスにより拡散により行なってもよい。
以上にように本発明にかかる半導体装置においては、所
定幅のゲート電極下に自己整合により離隔状態で対向し
て形成された不純物拡散領域より成るトランジスタ領域
と、ゲート電極の一部に設けられた狭幅部の下で連続し
て形成された拡散配線領域を備えており、また、本発明
にかかる半導体装置の製造方法においては、基板上にゲ
ート絶縁膜を介して形成されたゲート電極層をトランジ
スタ形成領域では所定幅に、拡散配線領域ではそ？ れよりも狭い幅にバターニングしこれらを拡散マスクと
して不純物拡散を行なっているので、トランジスタ領域
と拡散配線領域とを区別するためのマスクおよびパター
ニング工程が不要になるため製造コストが安く、生産性
のよい半導体装置およびその製造方法を得ることができ
る。
定幅のゲート電極下に自己整合により離隔状態で対向し
て形成された不純物拡散領域より成るトランジスタ領域
と、ゲート電極の一部に設けられた狭幅部の下で連続し
て形成された拡散配線領域を備えており、また、本発明
にかかる半導体装置の製造方法においては、基板上にゲ
ート絶縁膜を介して形成されたゲート電極層をトランジ
スタ形成領域では所定幅に、拡散配線領域ではそ？ れよりも狭い幅にバターニングしこれらを拡散マスクと
して不純物拡散を行なっているので、トランジスタ領域
と拡散配線領域とを区別するためのマスクおよびパター
ニング工程が不要になるため製造コストが安く、生産性
のよい半導体装置およびその製造方法を得ることができ
る。
第１図は本発明にかかる半導体装置の一実施例における
ゲート電極と不純物拡散領域との関係を示す平面図、第
２図はそのＡ−Ａ線に沿った断面図、第３図はトランジ
スタ領域のゲート電極付近の拡大断面図、第４図は拡散
配線領域のゲート電極付近の拡大断面図、第５図ないし
第７図は拡散配線領域を形成するためのゲート電極の平
面形状を示す平面図、第８図は本発明にかかる半導体装
置の製造方法の各工程を示す断面図、第９図は従来の半
導体装置におけるゲート電極と不純物拡散領域との関係
を示す平面図、第１０図はそのＡ−−Ａ’線に沿った断
面図、第１１図はトランジスタ領域と拡散配線領域とを
区別するためのマスクを示す図である。 １．１１．２１・・・基板、２．１２．１２ａ。 １２ｂ、１２ｃ、２５ａ、２５ｂ、２５ｃｍ・・不純物
拡散領域、１３．２２．・・・絶縁膜、４ａ、４ｂ。 １４ａ、１４ｂ、１５．．１６．１ ７．２３ａ。 ２３ ｂ ・・・ゲート電極、１５ａ、１６ａ、１７ａ
・・・狭幅部、２４・・・不純物。 出願人代理人 猪 股 清 第１図 第２図 第４図 ｄｘｊ ｄｘ） 第５図 第８図
ゲート電極と不純物拡散領域との関係を示す平面図、第
２図はそのＡ−Ａ線に沿った断面図、第３図はトランジ
スタ領域のゲート電極付近の拡大断面図、第４図は拡散
配線領域のゲート電極付近の拡大断面図、第５図ないし
第７図は拡散配線領域を形成するためのゲート電極の平
面形状を示す平面図、第８図は本発明にかかる半導体装
置の製造方法の各工程を示す断面図、第９図は従来の半
導体装置におけるゲート電極と不純物拡散領域との関係
を示す平面図、第１０図はそのＡ−−Ａ’線に沿った断
面図、第１１図はトランジスタ領域と拡散配線領域とを
区別するためのマスクを示す図である。 １．１１．２１・・・基板、２．１２．１２ａ。 １２ｂ、１２ｃ、２５ａ、２５ｂ、２５ｃｍ・・不純物
拡散領域、１３．２２．・・・絶縁膜、４ａ、４ｂ。 １４ａ、１４ｂ、１５．．１６．１ ７．２３ａ。 ２３ ｂ ・・・ゲート電極、１５ａ、１６ａ、１７ａ
・・・狭幅部、２４・・・不純物。 出願人代理人 猪 股 清 第１図 第２図 第４図 ｄｘｊ ｄｘ） 第５図 第８図
Claims (1)
- 【特許請求の範囲】 １、所定幅のゲート電極およびこれに交差して自己整合
によりこのゲート電極下に離隔状態で対向して形成され
た不純物拡散領域より成るトランジスタ領域と、 前記ゲート電極の一部に設けられた前記所定幅よりも狭
い横断幅を有する狭幅部と交差し、かつ前記狭幅部の下
で連続した不純物拡散領域より成る拡散配線領域と、 を備えた半導体装置。 ２、複数のゲート電極および不純物拡散領域が格子状を
なす特許請求の範囲１項記載の半導体装置。 ３、ゲート電極の狭幅部が所定幅の１／３以下の幅を有
してなる特許請求の範囲第１項または第２項記載の半導
体装置。 ４、ゲート電極の狭幅部が不純物拡散領域の全幅にわた
って形成された特許請求の範囲第１項記載の半導体装置
。 ５、ゲート電極の狭幅部が不純物拡散領域の幅の一部に
形成された特許請求の範囲第１項記載の半導体装置。 ６、ゲート電極の狭幅部が、不純物拡散領域内で、横断
ゲート電極幅が減少するように、少なくとも両側部を残
して設けられた孔部により形成された特許請求の範囲１
項記載の半導体装置。 ７、孔部がゲート電極の延びる方向に長手方向が一致し
た少なくとも１つの矩形である特許請求の範囲第６項記
載の半導体装置。 ８、ゲート電極がシリコン酸化膜の上に形成されたポリ
シリコンである特許請求の範囲第１項記載の半導体装置
。 ９、ゲート電極がシリコン酸化膜およびシリコン窒化膜
の上に形成されたポリシリコンである特許請求の範囲１
項記載の半導体装置。 １０、ゲート電極が金属電極である特許請求の範囲第１
項記載の半導体装置。 １１、半導体基板の表面にゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜上に全面にゲート電極層を形成する工
程と、 前記ゲート電極層を、トランジスタ形成領域では所定幅
を有するように、拡散配線形成領域ではその少なくとも
一部に前記所定幅よりも狭い横断幅を有するように、パ
ターニングを行なつてゲート電極の狭幅部を形成する工
程と、 前記ゲート電極とレジストにより、前記トランジスタ形
成領域における前記ゲート電極の両側のソース形成領域
およびドレイン形成領域に、並びに前記ゲート電極の狭
幅部の両側の前記拡散配線領域に、それぞれ対応する窓
を形成する工程と、不純物イオンを前記窓を介して基板
中に注入し、拡散させることにより、トランジスタ形成
領域においては前記ゲート電極下で離隔して対向するソ
ース領域およびドレイン領域を、拡散配線形成領域にお
いては前記ゲート電極の狭幅部の下で両側から延びて接
触する拡散配線領域を形成する工程と、 を備えた半導体装置の製造方法。 １２、ゲート絶縁膜の形成が熱酸化により行なわれる特
許請求の範囲第１１項記載の半導体装置の製造方法。 １３、ゲート電極層の形成がＣＶＤ法により形成される
特許請求の範囲第１１項記載の半導体装置の製造方法。 １４、イオン注入がイオン打込みにより行なわれる特許
請求の範囲第１１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204518A JPS6199366A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204518A JPS6199366A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199366A true JPS6199366A (ja) | 1986-05-17 |
Family
ID=16491859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204518A Pending JPS6199366A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6199366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411363A (en) * | 1987-07-03 | 1989-01-13 | Matsushita Electric Industrial Co Ltd | Read storage element |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927566A (ja) * | 1982-08-06 | 1984-02-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1984
- 1984-09-29 JP JP59204518A patent/JPS6199366A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927566A (ja) * | 1982-08-06 | 1984-02-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411363A (en) * | 1987-07-03 | 1989-01-13 | Matsushita Electric Industrial Co Ltd | Read storage element |
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