JPS61993A - メモリのアドレス指定回路 - Google Patents
メモリのアドレス指定回路Info
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- JPS61993A JPS61993A JP60051560A JP5156085A JPS61993A JP S61993 A JPS61993 A JP S61993A JP 60051560 A JP60051560 A JP 60051560A JP 5156085 A JP5156085 A JP 5156085A JP S61993 A JPS61993 A JP S61993A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/063—Dynamically variable buffer size
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- Static Random-Access Memory (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、アドレスレジスタを介してメモリを ′アド
レス指定するための回路に関する。
レス指定するための回路に関する。
本発明の目的は、自由に選択可能なアドレス範囲内に位
置する複数個の２値ア１−レスにより示されている複数
個のメモリ場所を循環的にアドレス指定することである
。ここで、循環的アドレス指定では４、特にアドレス範
囲下限から出発してアドレス範囲を個々のステップで昇
順方向に通り抜ける一連のアドレスを形成し、その際に
それぞれアドレス範囲上限の到達の後にアドレス範囲下
限への切り換えが行われ、またアＩＳシ・ス範囲をスラ
ーノブ状に昇順方向に辿り抜ける次回のアドレス列が継
続されるものとする。他方において、循環的アドレス指
定では、回路が、特にアドレス範囲上限から出発して了
トレス範囲をステップ状に降順方向に通り抜ける一連の
アドレスを形成し、その際にそれぞれのアドレス範囲下
限の到達の後にアドレス範囲下限への切り換えが行われ
、またアドレス範囲を降順方向に通り抜ける次回の７１
−レス列が継続されるものとする。
置する複数個の２値ア１−レスにより示されている複数
個のメモリ場所を循環的にアドレス指定することである
。ここで、循環的アドレス指定では４、特にアドレス範
囲下限から出発してアドレス範囲を個々のステップで昇
順方向に通り抜ける一連のアドレスを形成し、その際に
それぞれアドレス範囲上限の到達の後にアドレス範囲下
限への切り換えが行われ、またアＩＳシ・ス範囲をスラ
ーノブ状に昇順方向に辿り抜ける次回のアドレス列が継
続されるものとする。他方において、循環的アドレス指
定では、回路が、特にアドレス範囲上限から出発して了
トレス範囲をステップ状に降順方向に通り抜ける一連の
アドレスを形成し、その際にそれぞれのアドレス範囲下
限の到達の後にアドレス範囲下限への切り換えが行われ
、またアドレス範囲を降順方向に通り抜ける次回の７１
−レス列が継続されるものとする。
この目的は、本発明によれは、特許請求の範囲第１項ま
たは第５項に記載の回路により達成される。
たは第５項に記載の回路により達成される。
本発明の好ましい実施態様は特許請求の範囲第３項ない
し第５項に示されている。
し第５項に示されている。
本発明を図面により一層詳細に説明する。
第１図には、算術演Ｗ機格１と、制御装置２と、選択的
に自由にアクセス可能なメモリ （ＲＡＭ）３とを有す
るデータ処理装置か示されている。
に自由にアクセス可能なメモリ （ＲＡＭ）３とを有す
るデータ処理装置か示されている。
算術演Ｗ、機構１は集合導線４を介してメモリ３および
入力／出力装Ｍ５と接続されており、その入力端はｎ心
の導線６を介してアナログ−ディジタル変換器７と接続
されている。アナログ−テイジタル変換器マの入力端８
には処理すべきアナログ時変信号３ｅが加わる。装置５
の出力端はｎ心の導線９を介してティシタルーアナログ
変換器１０と接続されており、その出力端１１からアナ
ロク信号Ｓ’ａか取り出され得る。
入力／出力装Ｍ５と接続されており、その入力端はｎ心
の導線６を介してアナログ−ディジタル変換器７と接続
されている。アナログ−テイジタル変換器マの入力端８
には処理すべきアナログ時変信号３ｅが加わる。装置５
の出力端はｎ心の導線９を介してティシタルーアナログ
変換器１０と接続されており、その出力端１１からアナ
ロク信号Ｓ’ａか取り出され得る。
１３はアドレスマルチプレクサであり、その出力端１３
ａはアドレスレジスタ１４と接続されている。アドレス
レジスタ１４の出力端はメモリ３のアドレス入力端１２
に接続されている。さらに、アドレス範囲下限を記憶す
るためのレジスタ１５と、アドレス範囲上限を記憶する
ためのレジスタ１６とが設けられており、それらの入力
端はそれぞれ導線束１７および１８を介して制御装置２
と接続されている。インクレメンテーション装置１９は
その入力端１９ａを介してアドレスレジスタ１４の出力
端と接続されている。レジスタ１５およびインクレメン
テーション装置１９の出力ＩＭ（１’＋はアドレスマル
チプレクサ１３の入力＆ｌＥ１およびＥ２に接続されて
いる。ｎ心のアドレス入力導線２０が制御装置２をアド
レスマルチプレクサ１３の入力端Ｅ３と接続している。
ａはアドレスレジスタ１４と接続されている。アドレス
レジスタ１４の出力端はメモリ３のアドレス入力端１２
に接続されている。さらに、アドレス範囲下限を記憶す
るためのレジスタ１５と、アドレス範囲上限を記憶する
ためのレジスタ１６とが設けられており、それらの入力
端はそれぞれ導線束１７および１８を介して制御装置２
と接続されている。インクレメンテーション装置１９は
その入力端１９ａを介してアドレスレジスタ１４の出力
端と接続されている。レジスタ１５およびインクレメン
テーション装置１９の出力ＩＭ（１’＋はアドレスマル
チプレクサ１３の入力＆ｌＥ１およびＥ２に接続されて
いる。ｎ心のアドレス入力導線２０が制御装置２をアド
レスマルチプレクサ１３の入力端Ｅ３と接続している。
さらに、アドレスレジスタ１４の出力端がアドレスマル
チプレクサ１３の入力ＵＮ Ｅ ４と接続されている。
チプレクサ１３の入力ＵＮ Ｅ ４と接続されている。
アドレスレジスタ１４およびレジスタ１６の出力端は、
制御装置２から導線２２を介して制御される論理回路２
１の入力端２１ａおよび２１１）に接続されている。論
理回路２１の２つの出力端はアドレスマルチプレクサ１
３の２つの制御入力端Ｓ１およびＳ２と接続されており
、その他の２つの制御入力端Ｓ３およびＳ４は導線２３
および２４を介して制御装置２と接続されている。Ｓｌ
への制御信号の供給により入力６ＭＥ１がアドレスマル
チプレク＋１３の出力端１３ａに接続される。同様にし
て、入力端Ｅ２、Ｅ３またはＥ４のおのおのがＳ２、Ｓ
３またはＳ４への制御信号により出力端１３ａに接続さ
れる。論理回路２１は、アドレスレジスタエ４およびレ
ジスタ１６の内容の一致の際には、導線２２上の命令信
号〜に関係し′ζ制御信号が一方の出力端を介してＳｌ
に伝達されるように作動する。これらのレジスタ内容の
不一・ｊ」ｒの際には、導線２２上の命令信号に関係し
て制御信号が他方の出力端を介してＳ２に伝達される。
制御装置２から導線２２を介して制御される論理回路２
１の入力端２１ａおよび２１１）に接続されている。論
理回路２１の２つの出力端はアドレスマルチプレクサ１
３の２つの制御入力端Ｓ１およびＳ２と接続されており
、その他の２つの制御入力端Ｓ３およびＳ４は導線２３
および２４を介して制御装置２と接続されている。Ｓｌ
への制御信号の供給により入力６ＭＥ１がアドレスマル
チプレク＋１３の出力端１３ａに接続される。同様にし
て、入力端Ｅ２、Ｅ３またはＥ４のおのおのがＳ２、Ｓ
３またはＳ４への制御信号により出力端１３ａに接続さ
れる。論理回路２１は、アドレスレジスタエ４およびレ
ジスタ１６の内容の一致の際には、導線２２上の命令信
号〜に関係し′ζ制御信号が一方の出力端を介してＳｌ
に伝達されるように作動する。これらのレジスタ内容の
不一・ｊ」ｒの際には、導線２２上の命令信号に関係し
て制御信号が他方の出力端を介してＳ２に伝達される。
アドレス指定すべきメモリ範囲を決定するため、レジス
タ１５には導線束１８を介して、アトＬ・ス範囲下限を
表す０桁の２進数か人力される。レジスタ１６には導線
束１８を介して、アルレス上限を意味する他の０桁の２
進数が入力される。いま、了１゛レス入力線２０を介し
て、これらの両２進数の間に位置する別の０桁の２進数
を入力して、これらを導線２３上の命令信号によりＥ３
を介してアドレスマルチプレクサ１３の出力端１３ａに
通ずと、この２進数がアドレスレジスタ１４に伝達され
る。それによってアドレスレジスタ１４の出力端を介し
てアドレス入力端１２に、設定されたアドレス範囲内に
位置する１つのアドレノ、が与えられる。
タ１５には導線束１８を介して、アトＬ・ス範囲下限を
表す０桁の２進数か人力される。レジスタ１６には導線
束１８を介して、アルレス上限を意味する他の０桁の２
進数が入力される。いま、了１゛レス入力線２０を介し
て、これらの両２進数の間に位置する別の０桁の２進数
を入力して、これらを導線２３上の命令信号によりＥ３
を介してアドレスマルチプレクサ１３の出力端１３ａに
通ずと、この２進数がアドレスレジスタ１４に伝達され
る。それによってアドレスレジスタ１４の出力端を介し
てアドレス入力端１２に、設定されたアドレス範囲内に
位置する１つのアドレノ、が与えられる。
昇順方向でのこのメモリ範囲内の継続する循環的アドレ
ス指定のためには、論理回路２１が導線２２を介して一
連の命令信号を供給すれば十分である。同様にし°Ｃ論
理回路２１は、それぞれアドレスレジスタ１４から与え
られるアトルスがアドレス範囲内に位置するという仮定
のちとに入力端Ｓ２への制御信号の供給を行う。インク
レメンテーション装置１９の入力端］、 ９ ａにも与
えられるそれぞれのアドレスにより装置１９内で自動的
に次に上位のアドレスが導き出されて入力端Ｅ２に与え
られるので、入力端Ｓ２への制御信号の入力は、次に上
位のアドレスが１３および１３ａを介してアドレスレジ
スタ１４の出力端に通されることを意味する。アドレス
レジスタ１４から、範囲上限に相当するアドレスが与え
られると、同一のレジスタ内容がレジスタ１４および１
６内に生ずる。それによって、４線２２上の次回の命令
信号により論理回路２１は入力端３１および１３への信
号の供給を行う。しかし、このことは、レジスタ１５内
に記憶されておりアドレス範囲下限に相当するアドレス
がＥ１、１３および１４を介してメモリ３のアドレス入
力端１２に到達することを意味する。次いで、導線２２
」二の次回の命令信号は再び、アドレス範囲をステップ
状に昇順方向に通り抜けるアドレス列を発生さゼる。
ス指定のためには、論理回路２１が導線２２を介して一
連の命令信号を供給すれば十分である。同様にし°Ｃ論
理回路２１は、それぞれアドレスレジスタ１４から与え
られるアトルスがアドレス範囲内に位置するという仮定
のちとに入力端Ｓ２への制御信号の供給を行う。インク
レメンテーション装置１９の入力端］、 ９ ａにも与
えられるそれぞれのアドレスにより装置１９内で自動的
に次に上位のアドレスが導き出されて入力端Ｅ２に与え
られるので、入力端Ｓ２への制御信号の入力は、次に上
位のアドレスが１３および１３ａを介してアドレスレジ
スタ１４の出力端に通されることを意味する。アドレス
レジスタ１４から、範囲上限に相当するアドレスが与え
られると、同一のレジスタ内容がレジスタ１４および１
６内に生ずる。それによって、４線２２上の次回の命令
信号により論理回路２１は入力端３１および１３への信
号の供給を行う。しかし、このことは、レジスタ１５内
に記憶されておりアドレス範囲下限に相当するアドレス
がＥ１、１３および１４を介してメモリ３のアドレス入
力端１２に到達することを意味する。次いで、導線２２
」二の次回の命令信号は再び、アドレス範囲をステップ
状に昇順方向に通り抜けるアドレス列を発生さゼる。
インクレメンテーション装置１９は、入力６ｄ６１９ａ
を介しての２進数の入力の際に自動的に特定のインクレ
メント、たとえば１、だけ高められる２進数をアドレス
マルチプレクサ１３の入力端Ｅ２に与える２進カウンタ
から成っているのが有、利である。
を介しての２進数の入力の際に自動的に特定のインクレ
メント、たとえば１、だけ高められる２進数をアドレス
マルチプレクサ１３の入力端Ｅ２に与える２進カウンタ
から成っているのが有、利である。
論理回路２１の好ましい回路構成が第２図に示されてい
る。この場合、論理回路２１の（ｎ極の）入力端２１ａ
および２１ｂは同時に１つの排他的オア回路２５の入力
端であり、その（ｎ極の）出力端は１つのオア回路２６
のｎ入力端に導かれている。オア回路２６の出力端は、
一方ではインバータ２７を介して１つのアンド回路２８
の第１の入力端と、また他方では１つのアンド回路２９
の第１の入力端と直接に接続されでいる。アンド回路２
８および２９の第２の入力端は制御導線２
［２と接続されている。テント回路２８の出力は
アドレスマルチプレクサ１３０制御入力端Ｓ１に導かれ
ており、他方アンド回路２９の出力端ば１３の３２と接
続されている。オア回（洛２６の出力端には、２１ａお
よび２１ｂを介し°（供給される０桁の２進数が互いに
異なっている時には雷に論理“ｌ”が生している。しか
し、このことはアンド回路２８の阻止を意味し、他方導
線１８上で到来する命令信号はアンド回路２９を介しζ
Ｓ２に伝達され、またそれぞれ出力されたアドレスのイ
ンクレメンタルな伝達が行われる。、レジスタ１４およ
び１６の内容が等しければ、２１ａおよび２１ｂを介し
て同一の２進数が供給される。オア回路２６の出力端に
は、この場合、論理” ｏ ”が現れ、その際にアンド
回路２８は導線２８上の次回の命令信号をＳｌの制御入
力端に伝達し、他方アンド回路２９は阻止する。
る。この場合、論理回路２１の（ｎ極の）入力端２１ａ
および２１ｂは同時に１つの排他的オア回路２５の入力
端であり、その（ｎ極の）出力端は１つのオア回路２６
のｎ入力端に導かれている。オア回路２６の出力端は、
一方ではインバータ２７を介して１つのアンド回路２８
の第１の入力端と、また他方では１つのアンド回路２９
の第１の入力端と直接に接続されでいる。アンド回路２
８および２９の第２の入力端は制御導線２
［２と接続されている。テント回路２８の出力は
アドレスマルチプレクサ１３０制御入力端Ｓ１に導かれ
ており、他方アンド回路２９の出力端ば１３の３２と接
続されている。オア回（洛２６の出力端には、２１ａお
よび２１ｂを介し°（供給される０桁の２進数が互いに
異なっている時には雷に論理“ｌ”が生している。しか
し、このことはアンド回路２８の阻止を意味し、他方導
線１８上で到来する命令信号はアンド回路２９を介しζ
Ｓ２に伝達され、またそれぞれ出力されたアドレスのイ
ンクレメンタルな伝達が行われる。、レジスタ１４およ
び１６の内容が等しければ、２１ａおよび２１ｂを介し
て同一の２進数が供給される。オア回路２６の出力端に
は、この場合、論理” ｏ ”が現れ、その際にアンド
回路２８は導線２８上の次回の命令信号をＳｌの制御入
力端に伝達し、他方アンド回路２９は阻止する。
第１図でインクレメンテーション装置１９を、たとえば
１つのダウンカウンタから成るデクレメンテーション装
置により置換し、また同時にアドレス範囲上限を記憶す
るためのレジスタ１５と、アドレス範囲下限を記憶する
ためのレジスタ１６とを用いれば、個々のアドレス列の
これらの限界内に位置するアドレス範囲がそれぞれ降順
方向に通り抜けられる循環的アドレス指定が行われる。
１つのダウンカウンタから成るデクレメンテーション装
置により置換し、また同時にアドレス範囲上限を記憶す
るためのレジスタ１５と、アドレス範囲下限を記憶する
ためのレジスタ１６とを用いれば、個々のアドレス列の
これらの限界内に位置するアドレス範囲がそれぞれ降順
方向に通り抜けられる循環的アドレス指定が行われる。
制御導線３０を介してメモリ３に制御装置２から、集合
導線４を介して受信された２進数をそれぞれアドレスレ
ジスタ１４を介してアドレス指定されたメモリ場所に書
き込むため、もしくはそれぞれアドレスレジスタ１４を
介してアドレス指定されたメモリ場所内に記憶されてい
る２進数を集合導線４上に読み出すための命令信号が伝
達される。制御導線３１は制御装置２と算術演算機構ｌ
との間で命令、たとえば演算命令、を伝達する役割をし
、他方制御導線３２は入力／出力装置５内で導線６を集
合導線４の方向にまたば集合導線４を導線９の方向に接
続するために用いられる。
導線４を介して受信された２進数をそれぞれアドレスレ
ジスタ１４を介してアドレス指定されたメモリ場所に書
き込むため、もしくはそれぞれアドレスレジスタ１４を
介してアドレス指定されたメモリ場所内に記憶されてい
る２進数を集合導線４上に読み出すための命令信号が伝
達される。制御導線３１は制御装置２と算術演算機構ｌ
との間で命令、たとえば演算命令、を伝達する役割をし
、他方制御導線３２は入力／出力装置５内で導線６を集
合導線４の方向にまたば集合導線４を導線９の方向に接
続するために用いられる。
以下に、第１図によるデータ処理装置において、入力端
８におけるアナログ時変信号Ｓｅの走査値を算術演算機
構１内での処理に供するため、メモリ３の１つの範囲の
循環的アドレス指定を行う場合の作動の仕方を説明する
。信号Ｓｅばアナログ−ディジクル変換器７により周期
的に走査され、その際にそれぞれ０桁の２進数Ｙ１、￥
２・・・などから成る一連のディジタル走査値が形成さ
れる。所与の数のこれらの走査値が入力／出力装置５を
介して次々と集合導線４上に、またそこからメモリ３に
伝達され、そこで相応の数のメモリ場所に書き込まれる
。メモリ場所は次々とアドレスレジスタ１４を介してア
ドレス指定される。５つの走査値Ｙｌ・・・Ｙ５をメモ
リ３内に書き込むためには、０桁に構成されている、す
なわちｎ個のメモリセルを含む、５つのメモリ場所Ｐ１
・・・Ｐ５が必要とされる。
８におけるアナログ時変信号Ｓｅの走査値を算術演算機
構１内での処理に供するため、メモリ３の１つの範囲の
循環的アドレス指定を行う場合の作動の仕方を説明する
。信号Ｓｅばアナログ−ディジクル変換器７により周期
的に走査され、その際にそれぞれ０桁の２進数Ｙ１、￥
２・・・などから成る一連のディジタル走査値が形成さ
れる。所与の数のこれらの走査値が入力／出力装置５を
介して次々と集合導線４上に、またそこからメモリ３に
伝達され、そこで相応の数のメモリ場所に書き込まれる
。メモリ場所は次々とアドレスレジスタ１４を介してア
ドレス指定される。５つの走査値Ｙｌ・・・Ｙ５をメモ
リ３内に書き込むためには、０桁に構成されている、す
なわちｎ個のメモリセルを含む、５つのメモリ場所Ｐ１
・・・Ｐ５が必要とされる。
第３図には、メモリ場所Ｐｌ・・・Ｐ５が相応に分割さ
れたブロック３３により示されている。
れたブロック３３により示されている。
個々の走査値Ｙｌ・・・Ｙ５の出現と同期してのＰＩ・
・・Ｐ５のアドレス指定は、第３図に矢印Ｚ１・・・Ｚ
５により示されている個々のアドレスＺ１・・・Ｚ５を
有する（アドレスレジスタ１４から与えられる）アドレ
ス列により行われる。
・・Ｐ５のアドレス指定は、第３図に矢印Ｚ１・・・Ｚ
５により示されている個々のアドレスＺ１・・・Ｚ５を
有する（アドレスレジスタ１４から与えられる）アドレ
ス列により行われる。
同時に導線３０上に与えられる命令書き込み”により走
査値Ｙｌが１） １内に、走査値Ｙ２がＰ２内に（以下
同様に）記憶される。その際にアトルス列ｚ１ないしＺ
５は、Ｚｌがアドレス入力線２０を介して開始アトルス
として入力され、薫た導線２３上の信号によりアドレス
レジスタ１４の出力端に通されるように発生されるのが
目的にかなっている。それぞれＺｌから他のアドレスＺ
２ないしＺ５への切り換えを行う４つの信号が命令導線
２２上に続いている。アドレス範囲下限としての導線束
１７を介しての２１の入力と、アドレス範囲上限として
の導線束１８を介しての７５の入力とにより、アドレス
範囲Ｚ１ないしＺ５がステップ状に循環的に通り抜けら
れるべきことが予め定められた。
査値Ｙｌが１） １内に、走査値Ｙ２がＰ２内に（以下
同様に）記憶される。その際にアトルス列ｚ１ないしＺ
５は、Ｚｌがアドレス入力線２０を介して開始アトルス
として入力され、薫た導線２３上の信号によりアドレス
レジスタ１４の出力端に通されるように発生されるのが
目的にかなっている。それぞれＺｌから他のアドレスＺ
２ないしＺ５への切り換えを行う４つの信号が命令導線
２２上に続いている。アドレス範囲下限としての導線束
１７を介しての２１の入力と、アドレス範囲上限として
の導線束１８を介しての７５の入力とにより、アドレス
範囲Ｚ１ないしＺ５がステップ状に循環的に通り抜けら
れるべきことが予め定められた。
このような循環的なアドレス通り抜けがそれぞれ昇順方
向に続行される。そのつど導線２２を介して５つの命令
信号が伝達される。その際に最初の５つのこれらの信号
は、最後に出力されたアドレスｚ５から出発して、アド
レス列ＺｌｌないしＺ５１が形成されるようにする。こ
のアドレス列の出現中はメモリ３に導線３０を介して命
令読み出し”が伝達され、従ってＰｌ・・・Ｐ５内に記
憶された走査４ＩｉＹ１・・・Ｙ５が集合導線４上に読
み出されて、算術演算機構１に与えられ、そこで通常の
仕方で処理される。導線２２上の次回の命令信号により
アドレスレジスタ１４を介して、アドレス範囲下限に相
当するアドレスＺ１２が出力される。それによって第２
のアドレス通り抜けが開始する。導線３０はこのアドレ
スの出力中は命令“書き込め”を与えられ、従ってアド
レスＺ１のもとに記憶された走査値Ｙ１、すなわち記憶
された走査値のうち最も古いもの、が新しい走査値Ｙ６
により置換または重ね書きされる。第２の通り抜けの間
のそれ以外のアドレスＺ２２ないしＺ５２の出現の際に
は命令読み出し”が導線３０上に与えられる。
向に続行される。そのつど導線２２を介して５つの命令
信号が伝達される。その際に最初の５つのこれらの信号
は、最後に出力されたアドレスｚ５から出発して、アド
レス列ＺｌｌないしＺ５１が形成されるようにする。こ
のアドレス列の出現中はメモリ３に導線３０を介して命
令読み出し”が伝達され、従ってＰｌ・・・Ｐ５内に記
憶された走査４ＩｉＹ１・・・Ｙ５が集合導線４上に読
み出されて、算術演算機構１に与えられ、そこで通常の
仕方で処理される。導線２２上の次回の命令信号により
アドレスレジスタ１４を介して、アドレス範囲下限に相
当するアドレスＺ１２が出力される。それによって第２
のアドレス通り抜けが開始する。導線３０はこのアドレ
スの出力中は命令“書き込め”を与えられ、従ってアド
レスＺ１のもとに記憶された走査値Ｙ１、すなわち記憶
された走査値のうち最も古いもの、が新しい走査値Ｙ６
により置換または重ね書きされる。第２の通り抜けの間
のそれ以外のアドレスＺ２２ないしＺ５２の出現の際に
は命令読み出し”が導線３０上に与えられる。
第３の辿り抜りの間、ずなわぢアドレスＺ１３・・・Ｚ
５３の発生の間は導線３０上の命令“書き込み”は汀び
唯一・のアドレス、すなわらアドレスＺ２３、の出現中
のみメモリ３に伝達され、他方この通り抜けのすべての
他のアドレスは命令“読み出し”に対応づけられている
。それによって、Ｐ２内に記憶された走査値Ｙ２、すな
わち記憶された走査値のうら未だ留まっている最も古い
ものが新しい値Ｙ７により置換される。それに対して他
のメモリ場所、ずなわちＰｌないしＰ３およびＰ５は読
み出され、その際に読み出された走査値は算術演算機構
１に供給される。
５３の発生の間は導線３０上の命令“書き込み”は汀び
唯一・のアドレス、すなわらアドレスＺ２３、の出現中
のみメモリ３に伝達され、他方この通り抜けのすべての
他のアドレスは命令“読み出し”に対応づけられている
。それによって、Ｐ２内に記憶された走査値Ｙ２、すな
わち記憶された走査値のうら未だ留まっている最も古い
ものが新しい値Ｙ７により置換される。それに対して他
のメモリ場所、ずなわちＰｌないしＰ３およびＰ５は読
み出され、その際に読み出された走査値は算術演算機構
１に供給される。
続くアドレス通り抜けの各々において同様に唯一のメモ
リ場所の到達の際に１つの新しい走査値が書き込まれ、
その他のメモリ場所は読み出される。個々の通り抜けの
際にそれぞれ書き込み命令に対応づけられているアドレ
スを考察すると、１つの列Ｚ１２１．Ｚ２３、Ｚ３４、
Ｚ４５およびＺ５６が得られ、その際に各々の通り抜は
中の付属のメモリ場所は、範囲下１１１ｉ！Ｚｌに対応
づげられているメモリ場所に対して】位置だけすらされ
ている。
リ場所の到達の際に１つの新しい走査値が書き込まれ、
その他のメモリ場所は読み出される。個々の通り抜けの
際にそれぞれ書き込み命令に対応づけられているアドレ
スを考察すると、１つの列Ｚ１２１．Ｚ２３、Ｚ３４、
Ｚ４５およびＺ５６が得られ、その際に各々の通り抜は
中の付属のメモリ場所は、範囲下１１１ｉ！Ｚｌに対応
づげられているメモリ場所に対して】位置だけすらされ
ている。
他方、最初の読み出し周期では走査値Ｙ１ないしＹ５が
、第２の読み出し周期では走査値Ｙ２・・・Ｙ６が、第
３の読み出し周期では走査値Ｙ３・・・Ｙ７が読め出さ
れ（以下同様）、従って読み出し周期から読め出し周期
へと更新される走査値のそれぞれ１つの状態がその後の
処理の基礎とされる。その際にアドレスＺ１、Ｚ２・・
・Ｚ５、Ｚ１２、Ｚ２３、Ｚ３４およびＺ５６の出力
は同一の時間間隔で行われる。
、第２の読み出し周期では走査値Ｙ２・・・Ｙ６が、第
３の読み出し周期では走査値Ｙ３・・・Ｙ７が読め出さ
れ（以下同様）、従って読み出し周期から読め出し周期
へと更新される走査値のそれぞれ１つの状態がその後の
処理の基礎とされる。その際にアドレスＺ１、Ｚ２・・
・Ｚ５、Ｚ１２、Ｚ２３、Ｚ３４およびＺ５６の出力
は同一の時間間隔で行われる。
算術演算機構Ｉ内でそれぞれ読め出された走査値を処理
（ごの処理は公知の仕方で行われ、本発明の対象ではな
い）した後、得られた結果値、たとえは所与のフィルタ
係数を有するトランスバーサルフィルタ内での時変信号
Ｓｅのフィルタリングを考朽、に入れた値、集合導線４
および相応に制御された入力／出力装置５を介して導線
９上ζこ出力される。ディジタル−アナログ変換器ｌＯ
は到来したティジタル結果値から、全体として特に後に
接続されている低域通過フィルタ内でのフィルタリング
の後にアナログ出力信号Ｓｅを表すアナログ値を導き出
す。
（ごの処理は公知の仕方で行われ、本発明の対象ではな
い）した後、得られた結果値、たとえは所与のフィルタ
係数を有するトランスバーサルフィルタ内での時変信号
Ｓｅのフィルタリングを考朽、に入れた値、集合導線４
および相応に制御された入力／出力装置５を介して導線
９上ζこ出力される。ディジタル−アナログ変換器ｌＯ
は到来したティジタル結果値から、全体として特に後に
接続されている低域通過フィルタ内でのフィルタリング
の後にアナログ出力信号Ｓｅを表すアナログ値を導き出
す。
・本発明により得られる利点は特に、循環的なアドレス
指定により、メモリ場所内に格納されている複数個のデ
ータか簡単な仕方で問い合わされ、また他のデータによ
り処理されまたは比較され得ること、まノこその際にア
ドレス範囲の限界、従ってまた問い合わされるメモリ範
囲の限界、が任意に決定されｉηることである。循環的
なアドレス指定は、特に簡単な仕方で信号処理を行うこ
とを可能にし、その際に周期的に問い合わされるメモリ
場所内に記ＩＱされているデータは処理すべき時変信号
の次々と走査される関数値に相当する。その際に、最小
限の再記憶過程により所与の数のこのような走査値を記
１１、また記憶された走査値の内容を各々新しい走査値
により、これがそれぞれ最も古い記憶された走査値の代
わりに入るように変更することかできる。このことは、
走査値の記憶されるストックがステップ状に更新される
ことを意味する。循環的なアドレス指定により、記憶さ
れそれぞれ更新されたデータストックか非常に簡単な仕
方でその後の処理のために読み出され得る。
指定により、メモリ場所内に格納されている複数個のデ
ータか簡単な仕方で問い合わされ、また他のデータによ
り処理されまたは比較され得ること、まノこその際にア
ドレス範囲の限界、従ってまた問い合わされるメモリ範
囲の限界、が任意に決定されｉηることである。循環的
なアドレス指定は、特に簡単な仕方で信号処理を行うこ
とを可能にし、その際に周期的に問い合わされるメモリ
場所内に記ＩＱされているデータは処理すべき時変信号
の次々と走査される関数値に相当する。その際に、最小
限の再記憶過程により所与の数のこのような走査値を記
１１、また記憶された走査値の内容を各々新しい走査値
により、これがそれぞれ最も古い記憶された走査値の代
わりに入るように変更することかできる。このことは、
走査値の記憶されるストックがステップ状に更新される
ことを意味する。循環的なアドレス指定により、記憶さ
れそれぞれ更新されたデータストックか非常に簡単な仕
方でその後の処理のために読み出され得る。
第１図は本発明による回路を含むデータ処理装置の原理
接続図、第２図は第１図の部分接続図、第３図ば第１図
による回路の作動の仕方の説明図である。 １・・・算術演算機構、２・・・制御装置、３・・・メ
モリ、４・・・集合導線、５・・・人力／出力装置、６
・・・ｎ心導線、７・・・アナログ−ディジタル変換器
、８・・・入力端、９・・・ｎ心導線、１０・・・ディ
ジタル−アナログ変換器、１１・・・出力端、１２・・
・アドレス入力端、１３・・・アドレスマルチプレクザ
、１４・・・アドレスレジスタ、１５．１６・・レジス
タ、１７．１８・パ・導線束、１９・・・インクレメン
テーション装置、２０・・・アドレス入力端、２１・・
・論理回路、２５・・・排他的オア回路、２６・・・オ
ア回路、２７・・・インバータ、２８．２９・・・アン
ド−回路、Ｅ１、Ｅ２・・・入力端、Ｓ１、ｓ２・・・
制御入カ端 ＩＧ１
接続図、第２図は第１図の部分接続図、第３図ば第１図
による回路の作動の仕方の説明図である。 １・・・算術演算機構、２・・・制御装置、３・・・メ
モリ、４・・・集合導線、５・・・人力／出力装置、６
・・・ｎ心導線、７・・・アナログ−ディジタル変換器
、８・・・入力端、９・・・ｎ心導線、１０・・・ディ
ジタル−アナログ変換器、１１・・・出力端、１２・・
・アドレス入力端、１３・・・アドレスマルチプレクザ
、１４・・・アドレスレジスタ、１５．１６・・レジス
タ、１７．１８・パ・導線束、１９・・・インクレメン
テーション装置、２０・・・アドレス入力端、２１・・
・論理回路、２５・・・排他的オア回路、２６・・・オ
ア回路、２７・・・インバータ、２８．２９・・・アン
ド−回路、Ｅ１、Ｅ２・・・入力端、Ｓ１、ｓ２・・・
制御入カ端 ＩＧ１
Claims (1)
- 【特許請求の範囲】 １）アドレスレジスタ（１４）を介してメモリのアドレ
スを指定するための回路において、アドレスレジスタ（
１４）がアドレスマルチプレクサ（１３）の後に接続さ
れており、アドレスマルチプレクサ（１３）は、アドレ
ス範囲下限の記憶の役割をする第２のレジスタ（１５）
とインクレメンテーション装置（１９）とに接続されて
いる入力端（Ｅ１、Ｅ２）を有しており、アドレスマル
チプレクサ（１３）の制御入力端（Ｓ１、Ｓ２）は論理
回路（２１）と接続されており、論理回路（２１）はそ
れぞれアドレスレジスタ（１４）とアドレス範囲上限の
記憶の役割をする第３のレジスタ（１６）との出力端と
接続されており、また論理回路（２１）がアドレスレジ
スタ（１４）および第３のレジスタ（１６）の内容の一
致の際には第２のレジスタ（１５）を、また前記内容の
不一致の際にはインクレメンテーション装置（１９）を
アドレスマルチプレクサ（１３）の出力端（１３ａ）に
接続することを特徴とするメモリのアドレス指定回路。 ２）第３のレジスタの出力端ならびにアドレスレジスタ
の出力端が論理回路（２１）内に含まれている排他的オ
ア回路（２５）の入力端と接続されており、その出力端
がオア回路（２６）の入力端に接続されており、オア回
路（２６）の出力端は一方ではインバータ（２７）を介
して第１のアンド回路（２８）の第１の入力端と、また
他方では第２のアンド回路（２９）の第１の入力端と接
続されており、両アンド回路（２８、２９）の第２の入
力端が論理回路（２１）の制御導線と接続されており、
また両アンド回路の出力端がそれぞれアドレスマルチプ
レクサ（１３）の制御入力端に導かれていることを特徴
とする特許請求の範囲第１項記載の回路。 ３）アドレスレジスタ出力端がアドレスマルチプレクサ
（１３）の入力端に導かれており、またアドレスマルチ
プレクサ（１３）がもう１つの制御入力端（Ｓ４）を設
けられており、それを介してアドレスレジスタ出力端か
アドレスマルチプレクサ（１３）の出力端に接続され得
ることを特徴とする特許請求の範囲第１項または第２項
記載の回路。 ４）制御装置（２）からアドレスマルチプレクサ（１３
）の入力端に導かれているアドレス入力導線（２０）が
設けられており、またアドレスレジスタ（１３）が追加
的な制御入力端（Ｓ３）を設けられており、それを介し
てアドレス入力導線（２０）がアドレスマルチプレクサ
（１３）の出力端（１３ａ）に接続され得ることを特徴
とする特許請求の範囲第１項ないし第３項のいずれかに
記載の回路。 ５）アドレスレジスタ（１４）を介してメモリのアドレ
スを指定するための回路において、アドレスレジスタ（
１４）がアドレスマルチプレクサ（１３）の後に接続さ
れており、アドレスマルチプレクサ（１３）は、アドレ
ス範囲上限の記憶の役割をする第４のレジスタとデクレ
メンテーション装置とに接続されている入力端（Ｅ１、
Ｅ２）を有しており、アドレスマルチプレクサ（１３）
の制御入力端（Ｓ１、Ｓ２）は論理回路（２１）と接続
されており、論理回路（２１）はそれぞれアドレスレジ
スタ（１４）とアドレス範囲下限の記憶の役割をする第
５のレジスタとの出力端と接続されており、また論理回
路（２１）がアドレスレジスタ（１４）および第５のレ
ジスタの内容の一致の際には第４のレジスタを、また前
記内容の不一致の際にはデクレメンテーション装置をア
ドレスマルチプレクサの出力端（１３ａ）に接続するこ
とを特徴とするメモリのアドレス指定回路。 ６）第５のレジスタの出力端ならびにアドレスレジスタ
の出力端が論理回路（２１）内に含まれている排他的オ
ア回路（２５）の入力端と接続されており、その出力端
がオア回路（２６）の入力端に接続されており、オア回
路（２６）の出力端は一方ではインバータ（２７）を介
して第１のアンド回路（２８）の第１の入力端と、また
他方では第２のアンド回路（２９）の第１の入力端と接
続されており、両アンド回路（２８、２９）の第２の入
力端が論理回路（２１）の制御導線と接続されており、
また両アンド回路の出力端がそれぞれアドレスマルチプ
レクサ（１３）の制御入力端に導かれていることを特徴
とする特許請求の範囲第５項記載の回路。 ７）アドレスレジスタ出力端がアドレスマルチプレクサ
（１３）の入力端に導かれており、またアドレスマルチ
プレクサ（１３）がもう１つの制御入力端（Ｓ４）を設
けられており、それを介してアドレスレジスタ出力端が
アドレスマルチプレクサ（１３）の出力端に接続され得
ることを特徴とする特許請求の範囲第５項または第６項
記載の回路。 ８）制御装置（２）からアドレスマルチプレクサ（１３
）の入力端に導かれているアドレス入力導線（２０）が
設けられており、またアドレスレジスタ（１３）が追加
的な制御入力端（Ｓ３）を設けられており、それを介し
てアドレス入力導線（２０）がアドレスマルチプレクサ
（１３）の出力端（１３ａ）に接続され得ることを特徴
とする特許請求の範囲第５項ないし第７項のいずれかに
記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3409751.1 | 1984-03-16 | ||
| DE19843409751 DE3409751A1 (de) | 1984-03-16 | 1984-03-16 | Schaltung zur adressierung eines speichers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61993A true JPS61993A (ja) | 1986-01-06 |
Family
ID=6230758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60051560A Pending JPS61993A (ja) | 1984-03-16 | 1985-03-14 | メモリのアドレス指定回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0155370B1 (ja) |
| JP (1) | JPS61993A (ja) |
| AT (1) | ATE71229T1 (ja) |
| DE (2) | DE3409751A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59159669A (ja) * | 1983-03-02 | 1984-09-10 | Sanyo Electric Co Ltd | スイツチング・レギユレ−タ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3535215A1 (de) * | 1985-10-02 | 1987-04-02 | Nixdorf Computer Ag | Verfahren und schaltungsanordnung zum lesen von daten aus dem speicher einer datenverarbeitungsanlage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164481A (en) * | 1981-04-02 | 1982-10-09 | Nec Corp | Storage device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564505A (en) * | 1968-01-16 | 1971-02-16 | Hughes Aircraft Co | Digital data reordering system |
| US3962689A (en) * | 1974-11-21 | 1976-06-08 | Brunson Raymond D | Memory control circuitry |
| US4169289A (en) * | 1977-07-08 | 1979-09-25 | Bell Telephone Laboratories, Incorporated | Data processor with improved cyclic data buffer apparatus |
| FR2496314A1 (fr) * | 1980-12-12 | 1982-06-18 | Texas Instruments France | Procede et dispositif pour permettre l'echange d'information entre des systemes de traitement d'information a vitesses de traitement differentes |
-
1984
- 1984-03-16 DE DE19843409751 patent/DE3409751A1/de not_active Withdrawn
- 1984-12-05 EP EP84114786A patent/EP0155370B1/de not_active Expired - Lifetime
- 1984-12-05 DE DE8484114786T patent/DE3485416D1/de not_active Expired - Lifetime
- 1984-12-05 AT AT84114786T patent/ATE71229T1/de not_active IP Right Cessation
-
1985
- 1985-03-14 JP JP60051560A patent/JPS61993A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164481A (en) * | 1981-04-02 | 1982-10-09 | Nec Corp | Storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59159669A (ja) * | 1983-03-02 | 1984-09-10 | Sanyo Electric Co Ltd | スイツチング・レギユレ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3485416D1 (de) | 1992-02-13 |
| EP0155370A2 (de) | 1985-09-25 |
| EP0155370B1 (de) | 1992-01-02 |
| ATE71229T1 (de) | 1992-01-15 |
| DE3409751A1 (de) | 1985-09-19 |
| EP0155370A3 (en) | 1988-10-05 |
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