JPS6210053B2 - - Google Patents
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- Publication number
- JPS6210053B2 JPS6210053B2 JP17824380A JP17824380A JPS6210053B2 JP S6210053 B2 JPS6210053 B2 JP S6210053B2 JP 17824380 A JP17824380 A JP 17824380A JP 17824380 A JP17824380 A JP 17824380A JP S6210053 B2 JPS6210053 B2 JP S6210053B2
- Authority
- JP
- Japan
- Prior art keywords
- station
- pll
- loop
- reception
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
- H03J5/0281—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer the digital values being held in an auxiliary non erasable memory
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Noise Elimination (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】
本発明は局発部を少なくとも２系統のPLLシン
セサイザで構成した受信機に関する。
セサイザで構成した受信機に関する。
従来、PLLシンセサイザで構成した受信機で、
ある局を受信中、その受信に支障のないような極
く短時間の音声中断を与えて他の局の受信レベル
を知り、最適局を探査し得るようにした場合、こ
の他局チエツク時間を最短にすることが、最も重
要なポイントとなる。すなわち、このチエツクを
ある局の受信中に行なうのであるから、この時間
を短縮すればするだけ受信品質は向上する。この
ため、PLLループの引き込みを速くするため、ル
ープフイルタの定数をこの期間だけきりかえて高
域ゲインを増加させ、ループの応答を速めるのも
有効な手段である。しかるに、１系統のPLLでこ
れらの動作を行なう場合、PLLのデータ設定、つ
まり、分周比データのきりかえには必ず、その処
理時間が伴う。通常これらのコントロールを行な
う制御素子として安価な４ビツトマイクロプロセ
ツサが多用されているが、このような低ビツトの
マイクロプロセツサを使用した場合、処理ルーチ
ンも比較的長くなりがちでかなりのステツプ数を
要し、前記他局チエツク時間に占めるこの処理時
間は無視できないものとなる。本発明は以上の点
に鑑みてなされたもので、このような安価な低速
低ビツトのマイクロプロセツサを使用しても、他
局チエツク時におけるPLLデータ設定に伴う処理
時間を完全に無視し得、従つて、このチエツク時
間を最短にできる受信機を提供することを目的と
する。
ある局を受信中、その受信に支障のないような極
く短時間の音声中断を与えて他の局の受信レベル
を知り、最適局を探査し得るようにした場合、こ
の他局チエツク時間を最短にすることが、最も重
要なポイントとなる。すなわち、このチエツクを
ある局の受信中に行なうのであるから、この時間
を短縮すればするだけ受信品質は向上する。この
ため、PLLループの引き込みを速くするため、ル
ープフイルタの定数をこの期間だけきりかえて高
域ゲインを増加させ、ループの応答を速めるのも
有効な手段である。しかるに、１系統のPLLでこ
れらの動作を行なう場合、PLLのデータ設定、つ
まり、分周比データのきりかえには必ず、その処
理時間が伴う。通常これらのコントロールを行な
う制御素子として安価な４ビツトマイクロプロセ
ツサが多用されているが、このような低ビツトの
マイクロプロセツサを使用した場合、処理ルーチ
ンも比較的長くなりがちでかなりのステツプ数を
要し、前記他局チエツク時間に占めるこの処理時
間は無視できないものとなる。本発明は以上の点
に鑑みてなされたもので、このような安価な低速
低ビツトのマイクロプロセツサを使用しても、他
局チエツク時におけるPLLデータ設定に伴う処理
時間を完全に無視し得、従つて、このチエツク時
間を最短にできる受信機を提供することを目的と
する。
本発明の目的は以上のように、ある局を受信中
この受信に支障のない極めて短時間に他局にきり
かえて、この他局の受信レベルを知る場合、むだ
な時間を全くなくすことである。この為例えば２
系統のPLLループを設け、一方のループにおける
プログラマブルデイバイダには、受信中の局のデ
ータを設定しておき通常はこのループを閉じてお
き、他方は開放である。さて、他局チエツク時に
は、チエツクされる局のデータをもう一方のプロ
グラマブルデイバイダに設定し、この設定後ルー
プをきりかえることにより、局のきりかえを行な
う。この場合、局部発振器は共用することがで
き、きりかえるのはループフイルタ出力端子のみ
でもよい。このようにすれば、データの設定に要
する時間は全く無視でき、他局チエツク時間は、
ループの安定時間、受信レベルの判定時間のみと
なる。
この受信に支障のない極めて短時間に他局にきり
かえて、この他局の受信レベルを知る場合、むだ
な時間を全くなくすことである。この為例えば２
系統のPLLループを設け、一方のループにおける
プログラマブルデイバイダには、受信中の局のデ
ータを設定しておき通常はこのループを閉じてお
き、他方は開放である。さて、他局チエツク時に
は、チエツクされる局のデータをもう一方のプロ
グラマブルデイバイダに設定し、この設定後ルー
プをきりかえることにより、局のきりかえを行な
う。この場合、局部発振器は共用することがで
き、きりかえるのはループフイルタ出力端子のみ
でもよい。このようにすれば、データの設定に要
する時間は全く無視でき、他局チエツク時間は、
ループの安定時間、受信レベルの判定時間のみと
なる。
本発明の一実施例を図面に従つて説明する。
第１図において、アンテナ１はチユーナ２に接
続され、信号がチユーナ２に供給される。チユー
ナ２よりの信号の一部はレベル判定回路３に導か
れている。レベル判定回路３の出力はコントロー
ル部４に導かれている。局部発振器１２は局発信
号をチユーナ２に供給し、またその一部は、プロ
グラマブルデイバイダ７１及び７２に導かれてい
る。これらプログラマブルデイバイダ７１、及び
７２の出力並びに基準発振器１１の出力はそれぞ
れフエイズデイテクタ８１及び８２に導かれてい
る。フエイズデイテクタ８１及び８２の出力はそ
れぞれ、ループフイルタ９１及び９２に導かれ、
これらの出力は共にスイツチング回路１０に導か
れている。コントロール部４は、このスイツチン
グ回路１０を制御し、９１，９２のいずれかのル
ープフイルタの出力がチユーニング電圧として局
部発振回路１２及びチユーナ２に供給されてい
る。チユーナ２の出力はミユーテイング回路１３
及び低周波アンプ１４を経てスピーカ１５に導か
れている。
続され、信号がチユーナ２に供給される。チユー
ナ２よりの信号の一部はレベル判定回路３に導か
れている。レベル判定回路３の出力はコントロー
ル部４に導かれている。局部発振器１２は局発信
号をチユーナ２に供給し、またその一部は、プロ
グラマブルデイバイダ７１及び７２に導かれてい
る。これらプログラマブルデイバイダ７１、及び
７２の出力並びに基準発振器１１の出力はそれぞ
れフエイズデイテクタ８１及び８２に導かれてい
る。フエイズデイテクタ８１及び８２の出力はそ
れぞれ、ループフイルタ９１及び９２に導かれ、
これらの出力は共にスイツチング回路１０に導か
れている。コントロール部４は、このスイツチン
グ回路１０を制御し、９１，９２のいずれかのル
ープフイルタの出力がチユーニング電圧として局
部発振回路１２及びチユーナ２に供給されてい
る。チユーナ２の出力はミユーテイング回路１３
及び低周波アンプ１４を経てスピーカ１５に導か
れている。
さて、局部発振器１２、ループフイルタ９１、
フエイズデイテクタ８１、及びプログラマブルデ
イバイダ７１で第１系統のPLLループを構成し、
また局部発振器１２、ループフイルタ９２、フエ
イズデイテクタ８２、及びプログラマブルデイバ
イタ７２で第２系統のPLLループを構成し得る。
これらはスイツチング回路１０により、開閉され
るのであるが、コントロール部４は常にいずれか
一方のみのPLLループを閉じている。プログラマ
ブルデイバイダ７１及び７２にはそれぞれ現在デ
ータメモリー６の第１局データエリア６１及び第
２局データエリア６２に記憶されたチユーニング
データが設定される。これはコントロール部４
が、メモリー装置５より各データエリア５１〜５
９よりチユーニングデータを現在データメモリー
６に転送することによりなされる。さて、例え
ば、今、データエリア５１のデータが第１局デー
タエリア６１に読み出され、このデータがプログ
ラマブルデイバイダ７１に供給され、第１系統の
PLLループが閉じて、すなわち、データエリア５
１のチユーニングデータによる周波数の受信状態
にあるとする。この例での受信機システムは任意
の記憶局を受信中定期的に短時間他の記憶局をモ
ニターし、最適局を捜すものであるが、この動作
は次のようになされる。コントロール部４はメモ
リー装置５より、受信中以外の記憶局、例えばデ
ータエリア５２のチユーニングデータを第２局デ
ータエリア６２に転送する。このチユーニングデ
ータはプログラマブルデイバイダ７２に設定され
る。次にコントロール部４よりミユーテイング信
号がミユーテイング回路１３に送られ、音声を中
断する。次に、コントロール部４はスイツチング
回路１０をきりかえて、第２系統のPLLループを
閉じる。この為、結局データエリア５２のチユー
ニングデータによる周波数の受信状態となる。次
に、レベル判定回路３の出力がコントロール部４
にとり込まれ先の受信中であつた受信レベルと比
較される。もし、この結果先の受信中であつた受
信レベルの方が高ければ、再び、スイツチング回
路１０がきりかえられて、元の第１系統のPLLル
ープが閉じられ元の局の受信状態となり、ミユー
テイングが解除される。さて、次の周期には、デ
ータエリア５３のチユーニングデータが第２局デ
ータエリア６２に転送され、このチユーニングデ
ータが、プログラマブルデイバイダ７２に設定さ
れる。次に上記同様、コントロール部４はミユー
テイング回路１３にミユーテイング指令を送り、
スイツグ回路１０を第２系統のPLLループにきり
かえレベル判定回路３の出力をとり込み、受信中
であつた局の受信レベルと比較する。例えば、こ
の結果、データエリア５３のチユーニングデータ
による受信レベルの方が高かつた場合、スイツチ
ング回路１０はこの第２系統のPLLループを閉じ
たまま、ミユーテイングが解除される。この為、
より受信レベルの高いデータエリア５３の局の受
信状態となる。さて次の周期は、データエリア５
４のデータが、今度は第１局データエリア６１に
転送され、前記同様で、今度は、一時的に第２系
統PLLから第１系統のPLLに切り換えられて同様
に受信レベルの比較が行なわれ、受信レベルのよ
い方の局の受信状態に落ち着く。このように、
順々にデータエリア５９の次はデータエリア５１
に戻つて再び同様に受信レベルが比較される。こ
の一局当りの検査の周期は例えば１秒といつたも
のであり、また、このように他局チエツクにおい
て、プログラマブルデイバイダを設定するための
コントロール処理時間を省略すれば、この他局チ
エツク時間は数ｍｓ以内にできる。このようにす
れば、例えば、記憶局の放送内容が全く同一であ
る場合、常に受信状態の良い局を受けているが、
その受信局のきりかえ、あるいは他局チエツクな
ど、全く聴取状態に支障なく行なうことができ
る。
フエイズデイテクタ８１、及びプログラマブルデ
イバイダ７１で第１系統のPLLループを構成し、
また局部発振器１２、ループフイルタ９２、フエ
イズデイテクタ８２、及びプログラマブルデイバ
イタ７２で第２系統のPLLループを構成し得る。
これらはスイツチング回路１０により、開閉され
るのであるが、コントロール部４は常にいずれか
一方のみのPLLループを閉じている。プログラマ
ブルデイバイダ７１及び７２にはそれぞれ現在デ
ータメモリー６の第１局データエリア６１及び第
２局データエリア６２に記憶されたチユーニング
データが設定される。これはコントロール部４
が、メモリー装置５より各データエリア５１〜５
９よりチユーニングデータを現在データメモリー
６に転送することによりなされる。さて、例え
ば、今、データエリア５１のデータが第１局デー
タエリア６１に読み出され、このデータがプログ
ラマブルデイバイダ７１に供給され、第１系統の
PLLループが閉じて、すなわち、データエリア５
１のチユーニングデータによる周波数の受信状態
にあるとする。この例での受信機システムは任意
の記憶局を受信中定期的に短時間他の記憶局をモ
ニターし、最適局を捜すものであるが、この動作
は次のようになされる。コントロール部４はメモ
リー装置５より、受信中以外の記憶局、例えばデ
ータエリア５２のチユーニングデータを第２局デ
ータエリア６２に転送する。このチユーニングデ
ータはプログラマブルデイバイダ７２に設定され
る。次にコントロール部４よりミユーテイング信
号がミユーテイング回路１３に送られ、音声を中
断する。次に、コントロール部４はスイツチング
回路１０をきりかえて、第２系統のPLLループを
閉じる。この為、結局データエリア５２のチユー
ニングデータによる周波数の受信状態となる。次
に、レベル判定回路３の出力がコントロール部４
にとり込まれ先の受信中であつた受信レベルと比
較される。もし、この結果先の受信中であつた受
信レベルの方が高ければ、再び、スイツチング回
路１０がきりかえられて、元の第１系統のPLLル
ープが閉じられ元の局の受信状態となり、ミユー
テイングが解除される。さて、次の周期には、デ
ータエリア５３のチユーニングデータが第２局デ
ータエリア６２に転送され、このチユーニングデ
ータが、プログラマブルデイバイダ７２に設定さ
れる。次に上記同様、コントロール部４はミユー
テイング回路１３にミユーテイング指令を送り、
スイツグ回路１０を第２系統のPLLループにきり
かえレベル判定回路３の出力をとり込み、受信中
であつた局の受信レベルと比較する。例えば、こ
の結果、データエリア５３のチユーニングデータ
による受信レベルの方が高かつた場合、スイツチ
ング回路１０はこの第２系統のPLLループを閉じ
たまま、ミユーテイングが解除される。この為、
より受信レベルの高いデータエリア５３の局の受
信状態となる。さて次の周期は、データエリア５
４のデータが、今度は第１局データエリア６１に
転送され、前記同様で、今度は、一時的に第２系
統PLLから第１系統のPLLに切り換えられて同様
に受信レベルの比較が行なわれ、受信レベルのよ
い方の局の受信状態に落ち着く。このように、
順々にデータエリア５９の次はデータエリア５１
に戻つて再び同様に受信レベルが比較される。こ
の一局当りの検査の周期は例えば１秒といつたも
のであり、また、このように他局チエツクにおい
て、プログラマブルデイバイダを設定するための
コントロール処理時間を省略すれば、この他局チ
エツク時間は数ｍｓ以内にできる。このようにす
れば、例えば、記憶局の放送内容が全く同一であ
る場合、常に受信状態の良い局を受けているが、
その受信局のきりかえ、あるいは他局チエツクな
ど、全く聴取状態に支障なく行なうことができ
る。
この最適局を受信しつづける受信機システムは
移動用の受信機、特にカーラジオでは非常に便利
な受信機として提供できる。
移動用の受信機、特にカーラジオでは非常に便利
な受信機として提供できる。
ところで、PLLループを特に２系統に限る必要
はなく、それ以上あればさらに有効に動作可能で
ある。またさらに早い局のきりかえを行なうため
の手段として、ループフイルタ定数の切りかえを
局のきりかえと同時に行なうという手段がある。
一実施例として第２図に示すようなものがある。
ａはループフイルタの入力端子、ｂはこの出力端
子、Ａはオペアンプで、入力端子ａとこのオペア
ンプＡの間には抵抗R1があり、このオペアンプ
Ａの入出力端子間には直列に抵抗R2，R3及びC3
が接続され、R2と並列にスイツチswがある。sw
が閉じた状態が通常の受信状態で、この場合の高
域ゲインはほぼR3／R1＋R3である。局のきりか
え時にスイツチswが開放されると高域ゲインは
ほぼR2＋R3／R1＋R2＋R3となり増加する。この
為、ループの応答が速くなり、引き込み時間を短
縮することができる。例えば第１図のシステムに
おいて、コントロール部４より、このループフイ
ルタ９１，９２に制御線を設け、局のきりかえ、
すなわち、PLLループの系統のきりかえ時のみ第
２図におけるスイツチswを開放してやれば、さ
らに他局チエツク時間を短縮できる。
はなく、それ以上あればさらに有効に動作可能で
ある。またさらに早い局のきりかえを行なうため
の手段として、ループフイルタ定数の切りかえを
局のきりかえと同時に行なうという手段がある。
一実施例として第２図に示すようなものがある。
ａはループフイルタの入力端子、ｂはこの出力端
子、Ａはオペアンプで、入力端子ａとこのオペア
ンプＡの間には抵抗R1があり、このオペアンプ
Ａの入出力端子間には直列に抵抗R2，R3及びC3
が接続され、R2と並列にスイツチswがある。sw
が閉じた状態が通常の受信状態で、この場合の高
域ゲインはほぼR3／R1＋R3である。局のきりか
え時にスイツチswが開放されると高域ゲインは
ほぼR2＋R3／R1＋R2＋R3となり増加する。この
為、ループの応答が速くなり、引き込み時間を短
縮することができる。例えば第１図のシステムに
おいて、コントロール部４より、このループフイ
ルタ９１，９２に制御線を設け、局のきりかえ、
すなわち、PLLループの系統のきりかえ時のみ第
２図におけるスイツチswを開放してやれば、さ
らに他局チエツク時間を短縮できる。
さて、このように本発明によれば、最適局を記
憶局の中から探査し受信する最適局受信機を構成
する場合非常に有効な手段を提供し、特に移動用
の受信機として極めて便利な受信機を実現でき
る。
憶局の中から探査し受信する最適局受信機を構成
する場合非常に有効な手段を提供し、特に移動用
の受信機として極めて便利な受信機を実現でき
る。
第１図はこの発明の一実施例を示す構成図、第
２図はこの発明によるループフイルタ定数を切り
かえと局の切りかえと同時に行なう回路図であ
る。 １……アンテナ、２……チユーナ、３……レベ
ル判定回路、４……コントロール部、５……メモ
リー装置。６……現在データメモリー、７１，７
２……プログラマブルデイバイダ、８１，８２…
…フエイズデイテクタ、９１，９２……ループフ
イルタ、１０……スイツチング回路、１１……基
準発振器、１２……局部発振器、１３……ミユー
テイング回路、１４……低周波アンプ、１５……
スピーカ。
２図はこの発明によるループフイルタ定数を切り
かえと局の切りかえと同時に行なう回路図であ
る。 １……アンテナ、２……チユーナ、３……レベ
ル判定回路、４……コントロール部、５……メモ
リー装置。６……現在データメモリー、７１，７
２……プログラマブルデイバイダ、８１，８２…
…フエイズデイテクタ、９１，９２……ループフ
イルタ、１０……スイツチング回路、１１……基
準発振器、１２……局部発振器、１３……ミユー
テイング回路、１４……低周波アンプ、１５……
スピーカ。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも２系統のPLLループを有するPLL
シンセサイザで構成された局発部を備え、いずれ
かひとつのPLLループを閉じることにより同調周
波数が固定され得るようにした受信機において、
受信された局の受信レベルを検知する手段と、あ
るPLLループにより任意の局を受信中、短時間他
のPLLループにきりかえて前記受信中の局以外の
他の局の受信状態にするPLLループ切換手段と、
前記受信中の局と前記他の局の受信レベルを比較
し、受信レベルが高い方の局を受信状態とする制
御手段を備えた受信機。 ２ 他のPLLループにきりかえてどちらかの局の
受信状態に固定されるまでの期間はミユーテイン
グがかけられることを特徴とする特許請求の範囲
第１項記載の受信機。 ３ 各PLLループにおけるループフイルタの定数
をきりかえ得るようにしたことを特徴とする特許
請求の範囲第１項記載の受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17824380A JPS57101437A (en) | 1980-12-16 | 1980-12-16 | Receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17824380A JPS57101437A (en) | 1980-12-16 | 1980-12-16 | Receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57101437A JPS57101437A (en) | 1982-06-24 |
| JPS6210053B2 true JPS6210053B2 (ja) | 1987-03-04 |
Family
ID=16045091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17824380A Granted JPS57101437A (en) | 1980-12-16 | 1980-12-16 | Receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57101437A (ja) |
-
1980
- 1980-12-16 JP JP17824380A patent/JPS57101437A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57101437A (en) | 1982-06-24 |
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