JPS62100540U - - Google Patents

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JPS62100540U
JPS62100540U JP19285485U JP19285485U JPS62100540U JP S62100540 U JPS62100540 U JP S62100540U JP 19285485 U JP19285485 U JP 19285485U JP 19285485 U JP19285485 U JP 19285485U JP S62100540 U JPS62100540 U JP S62100540U
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JP
Japan
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circuit
video
data
interface device
host computer
Prior art date
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Pending
Application number
JP19285485U
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  • Accessory Devices And Overall Control Thereof (AREA)
  • Debugging And Monitoring (AREA)

Description

【図面の簡単な説明】
第１図は、この考案のビツトマツプ・インター
フエース装置の使用状態について、そのシステム
構成の一例を示す機能構成図、第２図は、第１図
に示したこの考案のビツトマツプ・インターフエ
ース装置２におけるデータ処理部のソフトウエア
的な構造図、第３図は、この考案のビツトマツプ
・インターフエース装置の出力装置として、レー
ザビーム・プリンタを使用する場合のエラー内容
と、それに対応する処理との関係を示すエラーレ
ベル説明図、第４図は、この考案のビツトマツプ
・インターフエース装置の一実施例について、そ
のハードウエアの要部構成を示す機能ブロツク図
、第５図は、第４図に示したこの考案のビツトマ
ツプ・インターフエース装置におけるエラー状態
の検出処理の流れを示すフローチヤート、第６図
は、従来のビデオＩ／Ｆ回路を有しないホスト・
コンピユータと、ドツトプリンタとの接続状態の
一例を示す要部接続図、第７図は、従来のビデオ
Ｉ／Ｆ回路を有するホスト・コンピユータと、レ
ーザビーム・プリンタとの接続状態の一例を示す
要部接続図。 図において、１はビデオＩ／Ｆ回路を有しない
ホストコンピユータ、２はこの考案のビツトマツ
プ・インターフエース装置で、２Ａはその電源状
態表示用のＬＥＤ、２Ｂはエラー状態表示用のＬ
ＥＤ、３はレーザビーム・プリンタ、１１はホス
トコンピユータＩ／Ｆ回路、１２はビデオＩ／Ｆ
回路、１３はイメージ／フオント用等のビツトマ
ツプ・メモリ、１４はＣＰＵ、１５はプログラム
ＲＯＭ、１６はプログラムＲＡＭ、１７はタイマ
ー等の点滅時間制御手段を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 少なくとも、文字データ、グラフイツク・デー
    タ、中間調イメージデータ等のパラレルの各種デ
    ータを出力し、かつ２種類程度の少ない種類のエ
    ラー通知信号を受信する入出力線を備え、ビデオ
    Ｉ／Ｆ回路を有しないホスト・コンピユータと、
    グラフイツク描画や中間調等のイメージ記録を行
    うレーザビーム・プリンタその他のビデオＩ／Ｆ
    回路を有する出力装置との間に介在するビツトマ
    ツプ・インターフエース装置であつて、前記ホス
    ト・コンピユータとのＩ／Ｆ回路と、前記出力装
    置とのビデオＩ／Ｆ回路と、プログラムＲＯＭと
    、プログラムＲＡＭと、大容量のイメージメモリ
    と、フオント・データ等を保持するメモリと、Ｌ
    ＥＤ等のエラー状態表示手段と、該エラー状態表
    示手段の点滅時間等を制御する表示制御手段と、
    これらの各部を制御するＣＰＵ等からなる中央処
    理装置、とを備えたことを特徴とするビツトマツ
    プ・インターフエース装置。
JP19285485U 1985-12-15 1985-12-15 Pending JPS62100540U (ja)

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JP19285485U JPS62100540U (ja) 1985-12-15 1985-12-15

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JP19285485U JPS62100540U (ja) 1985-12-15 1985-12-15

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JPS62100540U true JPS62100540U (ja) 1987-06-26

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