JPS62101104A - 多相デジタル合成正弦波形成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は多相デジタル合成正弦波出力信号を形成する回
路及び多相交流電気系統における対称成分を検出、測定
する装着に係り、特に多相ソース信号と所定の位相関係
を有する多相出力信号を発生する位相ロック・ループ回
路に係る。

多相交流電気系統の正弦波電流及び電圧は１組の回転ベ
クトルで表されるのが普通である。非対称または不平衡
な場合もあるこれらのベクトルはそれぞれが正、負及び
ゼロ・シーケンス成分と呼ばれる３つの等しいベクトル
の３つの対象システムに分解することかできる。これら
の成分を検出することにより、電気系統の各相の不平衡
度を検出すると共に、電気系統の故障発生を指示するこ
とができる。平衡状態にあれば、正シーケンス成分だけ
が存在する。位相不平衡があれば負のシーケンス成分が
現れ、例えばＹ字形回路のような４線式接続であればゼ
ロ・シーケンス成分だけが流れる。一般に、正シーケン
ス成分は印加される電圧、電流または電力総量の実部分
を表すから、多くの制御及び測定用途に、　利用される
。例えば、モータにおいて、順方向トルクは正シーケン
ス電圧及び正シーケンス電流の関数である。電力調整装
置の場合、正シーケンス成分を測定することにより、印
加実電力を測定する。正シーケンス成分の測定及び検出
に現在利用されている手段の１つとして、正シーケンス
帯域フィルタがある。

このようなフィルタは米国特許第４，４７９，１６０号
の明細書に記載されている。測定にこの種のフィルタの
出力を利用する上で生ずる問題の１つはフィルタ出力の
振幅及び位相が入力の不平衡に対して敏感なことが挙げ
られる。

即ち、入力の位相または振幅不平衡があれば、その一部
がフィルタに伝達される。

著しい歪み−や故障が存在してもソース信号の対称正位
相シーケンス成分に正確に位相ロックされたままの安定
したタイミング波形が得られるならば有用である。ソー
ス信号の相が１つを残してすべて失われても正シーケン
ス成分出力が位相ロック状態のままであるような回路が
得られるなら、これもまた有用である。本発明の目的は
１つの相を除くソースのすべての相が著しく不平衡であ
ったり、失われていても、安定に位相ロックされた対称
正または負シーケンス出カセットを形成するコトにあり
、本発明の他の目的はソース信号に現れるいかなる対称
分セットにも対称分出力を位相ロックすることのできる
回路を提供することにある。

この目的に鑑み、本発明は、多相ソース信号の所定の対
称成分シーケンス・セットを表わし、これと所定の位相
関係を有する移相デジタル合成正弦波出力信号を形成す
る回路であって、多相合成出力信号及び多相ソース信号
を入力とし、その入力においてソース信号の少なくとも
１つの相が存在するとソース信号位相と合成出力信号と
の所定の位相関係における位相誤差を表わす位相誤差出
力信号を形成する位相コンパレータ手段と、位相誤差出
力信号に応答して合成出力信号の位相をずらすことによ
りソース信号と合成出力信号を所定の位相関係における
位相誤差を小さくするように可変周波数出力を有する移
相手段と、ソース信号と所定の位相関係を有す相を変化
させてソース信号と合成出力信号を所定の位相関係にお
ける位相誤差を小さくすることにより、合成出力信号を
、位相誤差出力信号がほとんどゼロならば、ソース信号
の所定の対称成分シーケンス・セットに対して所定の位
相関係にロックする合成手段とから成ることを特徴とす
る回路を提供する。

る。

本発明の利点として、位相誤差がほとんどゼロ値にまで
小さくなると、合成器の出力がソース信号と所定の位相
関係にロックされる。合成出力信号はソース信号と同相
または直角位相関係とすることができる。実際には、形
成される多相合成出力はソース信号に対して任意の位相
関係を持つことができる。

多相ソース信号の正または負シーケンス・セットを使用
することができる。他の実施例では、多相ソース信号の
正シーケンス・セットと同相の第１多相合成出力信号と
直角位相関係にある第２多相合成出力信号を形成するた
めの第２合成器を設ける。同相及び直角位相成分シーケ
ンス・セットを任意の多相信号セットに印加することに
より、これらの任意信号を実成分と無効成分に分解する
ことができる。

以下、添付図面を参照して本発明の実施例を詳細に説明
する。

第１図は位相ロック正シーケンス余弦波出力を形成する
回路を示す。回路１０はそれぞれが入力Ｘ、Ｙ及びＸと
Ｙの積に相当する出力Ｚを有するアナロブ乗算器１２．
１４．１６を具備する位相コンパレータ１１を含む。

ソース信号１８の３つの相Ａ、Ｂ％Ｃは乗算器１２．１
４．１６の７入力とそれぞれ接続する。これらの乗算器
のＸ入力には、相Ａ’、Ｂ′、Ｃ′を有する、回路１０
の出力でもある合成成分シーケンス・セット２ｏが接続
する。それぞれの乗算器は事実上個々の相の入出力信号
の位相コンパレータである。

各乗算器のＺ出力の平均値は合成出力信号Ａ′、Ｂ′ま
たはＣ′の基本周波数のみに依存し、大きい倍周波リッ
プル成分を有するＤＣ信号として特徴づけられる。これ
を図示したのが第２Ａ図及び２Ｂ図であり、相Ａ及びＡ
′は点ごとに互いに乗算される。説明の便宜上、２つの
相は１単位（ｐ、ｕ、）振幅を有するもの′と規定する
。第２Ａ図では相Ａ及びＡ′は同相であるから波形を重
ねて図示してあり、ＡとＡ′の積（ＡＸＡ”）は基本周
°波数の２倍の周波数及び線＋Ｖで示す平均出力を有す
る信号である。第２Ｂ図では相Ａ及びＡ′が位相はずれ
関係にあり（即ち、１８０°位相ずれ）、ＡとＡ’（７
）積（ＡｘＡ’）は基本周波数の２倍の周波数及び線−
Ｖで示す平均出力を有する信号である。第２Ｃ図に示す
ように位相ずれが９０°の場合、平均出力は０となる。

これは位相誤差がゼロの状態である。本願では各乗算器
の２つの入力間の位相関係を９０°近く、出力平均値を
０に近く維持する。乗算器出力には倍周波数または第２
調波リツプルが存在するだけでなく、３つの相入力に現
れる可能性のある調波に起因する他のリップル周波数成
分が存在することがある。ただし、これが位相誤差信号
平均値に影響することはなく、°従って位相誤差信号は
調波に対して鈍感である。乗算器１２．１４．１６のＺ
出力はソース信号１８の各相Ａ、Ｂ及びＣと合成出力信
号２０の各相Ａ”、Ｂ”及びＣ′を各位相誤差を表す平
均値を取る。すべての乗算器のＺ出力が累算点２２にお
いて合計され、特定の対称分シーケンス・セットの位相
誤差を表す位相誤差信号２４が出力として形成される。

特定シーケンスの対称分だけが存在する平衡状態では、
個別の乗算器出力のそれぞれに存在する第２調波リツプ
ルが累算において相殺されてリップルがほとんどない位
相誤差信号が形成される。

位相誤差信号２４が非反転積分器２６において積分され
、積分位相誤差信号２８が出力として得られる。この１
位相誤差信号２８が電圧制御発振器３０への入力として
利用される。ソース信号１８がほぼ平衡状態なら、位相
誤差信号、即ち、乗算器１２．１４．１６の出力の累算
で大きい第２調波ＡＣ成分が相殺されるから、高速スリ
ューイング積分器を使用することができる。電圧制御発
振器３゜の出力はクロック信号として外部で利用でき、
合成器３４にも送ることのできるクロック信号である。

積分器２６及び電圧制御発振器３０は移相手段として利
用される。合成器３４はデジタル・カウンタ３６、例え
ばＲＯＭのような複数の持久型記憶装置、及びデジタル
／アナログ・コンバータから成る。３相系ならば、相Ａ
″、Ｂ′及びＣ′にそれぞれ３つのＲＯＭ装置３８．４
０．４２を連携させる。カウンタ３６はクロック信号３
２によってトリガーされ、最初のアドレス・カウント値
Ｓから最終アドレス・カウント値ｆまで変化可能なデジ
タル・アドレスを出力する。

アドレス・バス４４がカウンタ３６の出力をＲＯＭ装置
３８．４０．４２のそれぞれの入力アドレス・バスと接
続する。アドレス・カウント出力は各相と連携するＲＯ
Ｍ装置への入力アドレスとして働く。量（ｆ−ｓ）＋１
は合成出力信号周期を区分したい所要のステップ数を表
す。アドレス・カウントは合成出力信号の周期内のステ
ップ数と１対１の関係で対応する。好ましくは、すべて
の相について同一の、かつ対称の合成波形を得るため、
アドレス・カウントの総数は相数×２の倍数である。３
相入力の場合、０乃至３５９または１乃至３６０のアド
レス・カウントが増分が１゛の平衡状態高品質出力を生
む６２進形の３相合成出力を出力するようにプログラム
された８ビット出力を有するＲＯＭ装置を使用ずれば、
０．２°の位相ロック精度が可能となる。このように構
成すれば、回路出力としてデジタル・アドレス・カウン
ト値も得られる。

電圧制御発振器３０のクロック信号３２の周波数は積分
位相誤差信号２８の大きさと関係がある。典型的には、
位相誤差の増大に伴ってクロック信号３・２の周波数が
変化する。

位相誤差の方向によってクロック信号周波数が増大する
か低下するかが決まる。この周波数変化がデジタル・カ
ウンタ３６の計数速度を増減させ、その結果、デジタル
・カウンタ３６が合成出力の各相をソース信号に対して
進めたり、遅らせたりして位相誤差を縮めようとする。

合成出力信号２０とソース信号１８を位相誤差がＯにむ
かって縮まるに従って、積分器２６の出力が安定し、電
圧制御発振器３０のクロック信号３２の周波数を固定し
、合成出力をソース信号に対して所要の位相関係に維持
する。正常な３相入力ならば、３相電圧の不平衡に対し
て比較的振幅に小さい負シーケンス成分セットを含む。

この負シーケンス成分は３つの位相コンパレータの合計
出力にある程度残留する第２調波リツプルとして現れる
が、平均出力に影響することはない。位相誤差積分器は
電圧制御発振器の周波数を著しく変調しないようにこの
リップルを！Ｉｉ１′６ｙＡシ、合成出力は対称分の正
シーケンス・セットに位相ロックされる。尚、ソース信
号に対する位相関係を定義する前提として、当然合成出
力信号の周波数はソース信号の周波数と同じである。し
かし、出力信号とソース信号の周波数が同じであること
が両者の位相関係を決定することにはならない。

以　　下　　余　　白 それぞれのＲＯＭにはカウンタのアドレス・カウント出
力値に対応する複数の個別アクセス可能なアドレスを有
するルックアップ・テーブルがプログラムされている。

各相ごとに、それぞれのアドレスには合成出力信号の周
期以内の、そのアドレス・カウント出力値に対応する特
定ステップにおけるその相の出力振幅を表すデジタル値
が記憶されている。

ＲＯＭの入力バスを介してカウンタから特定のアドレス
・カウント値が受信されると、アドレス・カウント値に
対応する振幅デジタル値か各ＲＯＭの出力バス４６に現
れる。第１図の回路の場合、３つのＲＯＭ装置３８．４
０．４２はそれぞれＡ′、Ｂ′及びＣ′の相シーケンス
を発生するようにプログラムされている。第１図の回路
では、記憶装置のルックアップ・テーブル情報が合成対
称正シーケンス出力信号セットを形成するようにプログ
ラムされている。第１図の回路に組み込まれると、これ
らの出力は入力より９０°だけ先行する直角位相関係に
ロックされる。その結果、合成器３４は余弦波合成器と
も呼称される。図面では各相に１つづつＲＯＭ装置を示
しているが、３つのＲＯＭ装置の代わりに、必要数の正
弦波出力波形を合計するのに必要なデジタル情報を提供
するのに充分な出力数を有する単−ＲＯＭ装置を使用し
てもよい。

例えば各相に８線出力データ・バスを使用する場合、２
４線出力データ・バスを有する単−ＲＯＭ装置を代用す
ることができる。

各相の各ＲＯＭ装置の各出力データ・バス４６にデジタ
ル／アナログ・コンバータ４８が接続している。デジタ
ル／アナログ・コンバータ４８は合成出力波形周期中の
特定ステップにおける各相の出力振幅を表すデジタル値
を各相のほぼ連続的な正弦波形に変換する。はぼ同時的
にＲＯＭ装置ヘアドレス情報を伝送することにより、互
いに所定の、ここでは１２０°の位相関係で、かつソー
ス信号の相とも所定の位相関係で、互いに同期させられ
る。従って、アドレス・カウント値が最初のカウント値
Ｓから最終カウント値ｆまで変化するのに伴って、デジ
タル／アナログ・コンバータ４８は位相シーケンスＡ’
、Ｂ’及びＣ′を有する合成出力信号２０を形成する。

アドレス・カウント値が最終アドレス・カウント値ｆに
達するとカウンタは最初のアドレス・カウント値Ｓにリ
セットされ、サイクルの反復が可能となる。出力信号１
８をデジタル合成することにより、合成された相間の位
相関係を正確に検出することができる。

合成出力信号２０の各相の振幅を設定するため、好まし
くは各デジタル／アナログ・コンバータ４２に振幅基準
回路５０を接続する。合成された相の振幅は乗算器が受
は入れることのできる最大値にセットされる。これはＳ
／Ｎ比を増大させるための処置である。

また、正確な位相ロックを得るためには、振幅基準は必
ずしも正確な信号でなくてもよい。なぜなら、位相誤差
信号の極性を積分することによって必要な位相修正が得
られ、位相ロックが生じると位相誤差信号がゼロとなる
からである。

第３図は合成出力Ａ’、Ｂ′、Ｃ′が入力Ａ％　Ｂ及び
Ｃよりも０°乃至３６０°遅れる場合の位相差の範囲に
わたって行われる３相位相コンパレータの動作を示す。

Ｘ軸に沿って２通りの目盛を示しである。入力よりも遅
れる出力では（左から右へ）Ｏ〜３６０゜と、入力より
も先行する出力では（同じく左から右へ）３６０°〜０
°である。Ｙ軸の目盛は−１，６ｐ、ｕ、から＋１’、
６　ｐ、ｕ、まで変化する単位目盛である。煩雑になる
のを避けるため、すべての波形を示さず入力Ａ及びＡ′
、及び第１図の乗算器１２から得られる積Ａ×Ａ′だけ
を、累算点２２から得られるすべての相の合計出力、即
ち、位相誤差信号２４と共に示した。第１図の回路はそ
れぞれ対応の入力よりも９０°だけ先行する、即ち、２
７０°だけ遅れる合成出力を°形成する。これを第３図
の点Ｐに示した。図から明らかなように、このＰ点を基
準として出力のリード（ラグ）が縮小（増大）するに従
って位相誤差信号２４が正になる。これを矢印Ｇで示し
である。この縮小の結果、積分器出力２８が一段と正と
なって電圧制御発振器３０の周波数を一時的に増大させ
、出力の位相位置を９０゜リード（２７０°　ラグ）に
復旧させる。同様に、点Ｐを基準として、出力のリード
（ラグ）が増大（縮小）するに従って位相誤差信号が負
になる。これを矢印Ｈで示しである。

この増大の結果、積分器出力２８が一段と負になって電
圧制御発振器周波数を一時的に低下させ、出力の位相を
９０°　リード （２７０°ラグ）に復旧させる。従って、出力は正確に
ソースにロックされた状態に維持される。このように、
乗算器１２．１４．１６及び累算点２２はソース信号の
基本周波数を特徴とする特定の対称分セットにのみ敏感
で、個々の位相コンパレータの３倍の感度を有し、平衡
状態でほとんどリップルを伴わない位相コンパレータを
構成する。

その他の相シーケンス及び位相関係もこの回路で実現で
きる。例えば、ソース信号の正シーケンス成分に相当す
る相シーケンスＡ−，Ｂ′、Ｃ′を形成する。正シーケ
ンス成分は印加される電圧、電流または電力の実部分を
表すという点ではこのシーケンスの方が好ましい。記憶
装置４０．４２に記憶されている振幅情報をスイッチす
ることにより、出力Ａ′、Ｂ′、Ｃ′における相シーケ
ンスが反転し、負となる。相シーケンスを反転したら、
複合合成出力中に存在する負シーケンス成分セットに位
相ロックできる。このように位相ロックすれば、誤差積
分器出力をクランプすることによってそのダイナミック
レンジを制限し、スリュウイング・レートを意図的に低
下させて、（常態では大きい）正シーケンス成分に起因
する第２調波リツプルをさらに少なくすることができる
。

デジタル合成出力を利用することの利点はソース信号の
相が１つしか存在しない場合でも出力を形成できること
にある。ソース信号の相が１つも存在しない場合でも合
成出力が最終位相関係を維持するように回路を変更構成
することができる。これを「フリーホイーリング」と呼
ぶ。３相系の場合、合成器の出力はソース信号の正シー
ケンス成分を表す３つの１２０°位相ずれ波形となるの
が普通であるが、ＲＯＭ装置の内容を変えることによっ
て１２０°以外の位相ずれも実現できる。

第４及び５図に示す回路は第１図に示したものとほとん
ど同じであるから、同様の成分には同じ参照番号を付し
である。第４図の回路８０は出力がソース信号と同相関
係にロックされるように線間合成出力に線中性点間ソー
ス入力を乗算するための差動入力を有する乗算器を利用
する。回路８ｏでは第１図のアナログ乗算器１２．１４
．１６の代わりに差動アナログ乗算器８２．８４．８６
を使用している。各差動乗算器は十及び−符号で示す差
動入力Ｘ、Ｙを有する。即ち、各差動乗算器の差動入力
は＋Ｙ、−Ｙ、＋Ｘ及び−Ｘである。各乗算器の−Ｘ入
力は系のアースと接続している。これはこの点における
ゼロ値入力を表す。ソース信号１８の３つの相Ａ、　Ｂ
及びＣはそれぞれ乗算器８２．８４．８６の＋Ｘ入力と
接続し、乗算器８２．８４．８６の＋Ｙ入力には合成出
力信号２０の正シーケンス出力Ｂ′、Ｃ′及びＡ′がそ
れぞれ接続している。また、乗算器８２．８４．８６の
−Ｙ入力には正シーケンス出力Ｃ′、Ａ′、及びＢ′が
それぞれ接続している。差動乗算器８２の出力はＡ　（
Ｂ′−Ｃ′）　、差動乗算器８４の出力はＢ　（Ｃ′−
Ａ’　）　、差動乗算器８６の出力はＣ（Ａ′−Ｂ”　
）である。カッコ内の量をベクトル分析すれば、量（Ｂ
′−ｃ”　）がソース信号の入力Ａに対して９０°ラグ
であることをかわかる。同様に、量（Ｃ’−Ａ′）及び
（Ａ′−Ｂ′）はそれぞれ入力Ｂ及びＣに対して９０°
ラグである。ここでは非反転積分器２６を利用してＡ′
がＡと同相、Ｂ′がＢと同相、Ｃ′がＣと同相となるよ
うに位相ロックを維持する。

回路の残りの部分はすでに説明したのと実質的に同じで
ある。

第５図には、同相の正シーケンス成分を形成する他の実
施例を示す。回路９０は第１図に示すようなアナログ乗
算器１２．１４．１６を使用する。ただし、ここではソ
ース信号１８の相Ａ、Ｂ及びＣが差動増幅器９２．９４
及び９６に入力される。ソース信号１８の相Ａは差動増
幅器９２の非反転入力及び差動増幅器９６の反転入力と
接続する。ソース信号１８の相Ｂは差動増幅器９４の非
反転入力及び差動増幅器９２の反転入力と接続する。

ソース信号の相Ｃは差動増幅器９６の非反転入力及び差
動増幅器９４の反転入力と接続する。差動増幅器９２．
９４．９６の出力信号はそれぞれ量（Ａ−Ｂ）、（Ｂ−
Ｃ）及び（Ｃ−Ａ）である。これらの信号はそれぞれア
ナログ乗算器１２．１４．１６のＹ入力と接続する。３
つのアナログ乗算器のＸ入力にはそれぞれ正シーケンス
出力Ｃ′、Ａ′及びＢ′が接続する。アナログ乗算器１
２．１４．１６の出力値はそれぞれ値Ｃ′　（Ａ−Ｂ）
、Ａ’　　（Ｂ−Ｃ）及びＢ′　（Ｃ−Ａ）である。こ
こでもこれらの値は合成出力信号及びソース信号の相間
の位相誤差を表す。アナログ乗算器の出力は累算点２２
において合計されて平均位相誤差信号２４を形成し、こ
れが積分器２６で反転、積分される。積分器２６の出力
２８は入力として第２累算器９８と接続する。中心周波
数基準回路１００も入力として接続する。累算点の出力
１０２は入力として電圧制御発振器３０と接続する。こ
のように構成すれば、常態において周波数基準回路１０
０は電圧制御発振器３０に対して同即動作を得るのに必
要な公称電圧を供給する。積分器出力２８は３相入力と
３相合成出力を基準誤差または位相誤差に起因する小さ
い差を補正するだけでよい。

もっと正確な合成出力、もっと広い周波数範囲を必要と
する場合には、デジタル合成器及び乗算デジタル／アナ
ログ位相コンパレータが好ましい。これを第６図に示し
た。デジタル信号処理を利用することにより、アナログ
素子から生ずるドリフトやオフセットのような普通のエ
ラーを排除することができる。

精度が使用ビット数に比例するという点で精度も比較的
高い。この構成では、合成正弦波出力信号の代わりにＲ
ＯＭ装置からのデジタル出力をデジタル乗算器と併用す
る。デジタル乗算器はアナログ及びデジタル入力信号の
積に相当するアナログ出力を形成する。回路１１０にお
いて、乗算器１１２．１１４．１１６はそれぞれデジタ
ル入力及びアナログ入力を具備する。ソース信号１８の
相Ａ、Ｂ。

Ｃは乗算器１１２．１１４．１１６のアナログ入力と接
続する。乗算器１１２．１１４．１１６のデジタル入力
には、それぞれＡ′、Ｂ′及びＣ′相のシーケンス成分
を形成するＲＯＭ装置３８．４０．４２のデジタル出力
がそれぞれ接続している。乗算器のデジタル入力は８ビ
ットを受は入れ可能であることが好ましいが、さらに精
度を高めるためもっと多くのビット数を使用することも
可能である。ただし、８ビットなら、精度の高い素子を
使用しなくても回路は０．２°以内に位相ロックする。

ここでもデジタル乗算器出力を合計することにより、累
算点２２において平均位相誤差信号２４を形成する。こ
の合計値を積分器２６で積分することにより、電圧制御
発振器３０に対するＤＣ制御信号を形成する。電圧制御
発振器３０の出力３２はリセット入力１２１を有する８
段２進カウンタ１２０へのクロック入力１１８として作
用する。カウンタ１２０は電圧制御発振器３０の出力信
号の正エツジでクロックされる。これをクロック入力１
１８に記入した記号−巨３で示した。カウンタ１２０の
８段出力ＱＯ乃至Ｑ７におけるアドレス・カウント値は
各相のＲＯＭ装置のアドレスとして利用される。各ＲＯ
Ｍの出力バス４６はそれぞれ入力としてラッチ回路１２
２と接続する。ラッチ１２２の出力バス１２４は対応の
乗算器のデジタル入力と接続する。ラッチ出力は別の場
所で使用される３相２進コード化出力の形成にも利用で
きる。これらの出力は２進形でそのまま使用するか、ま
たはアナログ出力に変換する。電圧制御発振器３０の出
力３２は負エツジでトリガーされるラッチ１２２のクロ
ック入力１２６と接続する。この負エツジでトリガされ
る装置をラッチ回路１２２へのクロック入力１２６に記
入しである記号−（〕で示した。このように構成するこ
とで、ＲＯＭ装置の出力はラッチ１２２に記憶されてい
る情報の更新前に確実に固定する。

正確な対称性を期するためには、カウンタ１２０を正確
に位相数の２倍の倍数でリセットすればよい。１°の分
解能を得るためには３６０ステツプのカウンタが必要で
あり、これには９ビットが必要となる。ただし、必要倍
数の最高カウントで動作する８、１２または１６ビット
の標準２進カウンタを使用する方が好都合である。図示
の３相系では、８ビット・カウンタなら２５２カウント
後に、１２ビット・カウンタなら４０９２カウント後に
、１６ビット・カウンタなら６５５３２カウント後にリ
セットされる。その場合、８．１２及びビット・カウン
タの角度分解能はそれぞれ１．４２９　＠、　０．０８
８°及び０．００５°となる。第５図に示す回路は２５
２カウント後にリセットされるカウンタを利用する。図
から明らかなように、出力Ｑ２乃至Ｑ７はＮＡＮＤゲー
ト１３０の入力と接続する。ＮＡＮＤゲート１３０の出
力１３２はＲＳフリップフロッゾ１４０の否入力と接続
し、フリップフロップ１４０の罠入力は電圧制御発振器
３０の出力３２と接続し、フリップフロップ１４０のＱ
出力はカウンタ１２０のリセット入力１２１と接続する
。カウント２５２に達すると、ＮＡＮＤゲート１３０の
出力１３２がアクチブ・ローとなってフリップフロップ
１３０の出力Ｑをアクチブにし、２進カウンタ１２ｏを
リセットさせる。罠入力を電圧制御発振器３０の出力と
接続したから、所要のカウントに達するまでカウンタ１
２０はリセットされない。

図示の回路はソース信号の正対称成分を表す合成波形を
形成する。ソース信号の基本周波数またはその他の所要
周波数の振幅を追跡する振幅基準回路を使用するから、
合成出力は位相及び大きさにおいて正シーケンス成分を
表す。これはソース信号に歪みがある場合に便利であり
、パワー・アクチブ・フィルタ用として有用である。第
２合成器を設けることにより、ベクトル分析に有用な同
相分及び直角分を形成することができる。これらの成分
を任意の多相信号セットに印加することにより、実部分
と無効部分に分解することができる。ただし、ベクトル
分析に利用する場合には、正確な振幅基準を採用すると
共に、しかるべく変更を加えた回路を採用しなければな
らない。また、相数が３以外である多相系では回路に対
応の変更を加えればよい。

以上に述べた位相ロック・ループ合成回路は電子システ
ムや電気システムにおける制御及び測定上の種々の問題
を解決するのに応用できる。本発明の回路はソース信号
の歪み及び故障に影響されず、ソース信号の相が１つし
か存在しない場合でも位相ロックを維持でき、ソース入
力信号のすべての相が存在しなくなっても出力を維持で
きる安定した、位相ロックされたデジタル・タイミング
信号を形成する。記憶装置を利用して信号を発生させる
から、正確な対称位相ずれを有し、振幅が一定した正弦
波及び余弦波シーケンス成分出力の形成が可能である。

これらの合成シーケンス成分に電圧または電流信号を乗
算することにより、基本周波数またはその他の特定周波
数の実及び虚部（同相及び直角分）を測定することがで
きる。サイリスタ・コンバータまたはサイクロコンバー
タに対する余弦波交差制御に使用する正確な余弦波タイ
ミング波形セットを形成することができる。このような
合成器を利用すれば、２進コード化基準及び余弦波タイ
ミング波形を利用するとともに、デジタル・コン・パレ
ータを利用して、サイリスタの点弧角及び停止角を決定
する極めて正確な余弦波交差制御を実現できる。本発明
の回路または、アクチブ・パワー・フィルタまたはコン
ディショナの基準波形として使用される対称分の正確な
正シーケンス・セットを形成することができる。最後に
、本発明の回路を利用すれば、多相ソース信号中に存在
する基本または調波周波数の正、負またはゼロ・シーケ
ンス・セットを表わし、かつこれに位相ロックされた対
称分セットを得ることができる。

【図面の簡単な説明】

第１図はソース信号から９０’　だけ先行する基本周波
数の余弦波出方を形成する本発明の３相実施例。 第２Ａ、２Ｂ及び２０図はソース信号の１相と出力信号
の１相との、それぞれ同相、位相はずれ及び９０”位相
ずれ状態における点ごとの乗算。 第３図は全動作範囲にゎたる３相位相コンパレータの動
作。 第４図はソース信号と同相の正弦波出力を形成する３相
システム。 第５図はソース信号と同相の正弦波出力を形成する他の
実施例。 第６図はデジタル正シーケンス成分を形成する本発明の
実施例である。 Ａ、Ｂ、Ｃ・・・・ソース信号 Ａ′、Ｂ′、Ｃ′・・合成成分シーケンス・セット１２
．１４．１６・・・・乗算器 ２２・・・・加算点 ２６・・・・非反転型積分器 ３０・・・・電圧制御発振器 ３４・・・・合成回路 ３６・・・・カウンタ ３８．４０．４２・・・・ＲＯＭ ４８・・・・Ｄ／Ａコンバータ ５０・・・・振幅基準 ＦＩＧ、２Ａ ＦＩＧ、２Ｃ

Claims (1)

1. 【特許請求の範囲】 １、多相ソース信号の所定の対称成分シーケンス・セッ
   トを表わし、これと所定の位相関係を有する多相デジタ
   ル合成正弦波出力信号を形成する回路であって、多相合
   成出力信号及び多相ソース信号を入力とし、その入力に
   おいてソース信号の少なくとも１つの相が存在するとソ
   ース信号位相と合成出力信号との所定の位相関係におけ
   る位相誤差を表わす位相誤差出力信号を形成する位相コ
   ンパレータ手段と、位相誤差出力信号に応答して合成出
   力信号の位相をずらすことによりソース信号と合成出力
   信号との間の所定の位相関係における位相誤差を小さく
   するように可変周波数出力を有する移相手段と、ソース
   信号と所定の位相関係を有する多相合成出力信号を所定
   振幅でデジタル合成し、■相出力に応答して合成出力信
   号の位相を変化させてソース信号と合成出力信号との間
   の所定の位相関係における位相誤差を小さくすることに
   より、合成出力信号を、位相誤差出力信号がほとんどゼ
   ロならば、ソース信号の所定の対称成分シーケンス・セ
   ットに対して所定の位相関係にロックする合成手段とか
   ら成ることを特徴とする回路。 ２、多相ソース信号及び多相合成出力信号が３つの相を
   有することを特徴とする特許請求の範囲第１項に記載の
   回路。 ３、所定の対称成分シーケンス・セットがソース信号の
   正シーケンス・セットであることを特徴とする特許請求
   の範囲第２項に記載の回路。 ４、合成出力信号及びソース信号が互いに同相となる所
   定位相関係を有することを特徴とする特許請求の範囲第
   ３項に記載の回路。 ５、ソース信号に対して直角という位相関係を有する第
   ２多相合成出力信号を所定の振幅でデジタル合成し、移
   相出力に応答して合成出力信号の位相を変化させてソー
   ス信号と第２合成出力信号との間の直角位相関係におけ
   る位相誤差を小さくすることにより、第２合成出力信号
   を、位相誤差出力信号がほとんどゼロなら、ソース信号
   の所定の対称成分シーケンス・セットに対して直交関係
   にロックする第２合成手段を含むことを特徴とする特許
   請求の範囲第４項に記載の回路。 ６、合成出力信号及びソース信号が互いに直角という所
   定の位相関係を有することを特徴とする特許請求の範囲
   第３項から第５項までのいずれかに記載の回路。 ７、合成出力信号の位相がソース信号の負シーケンス・
   セットに対して同相にロックされることを特徴とする特
   許請求の範囲第６項に記載の回路。 ８、位相コンパレータ手段がそれぞれソース信号及び合
   成出力信号の対応の相とそれぞれ接続する第１入力及び
   第２入力、及び出力を有する各相ごとの乗算器と、各相
   の乗算器の出力を合成して位相誤差出力信号を形成する
   加算手段とから成ることを特徴とする特許請求の範囲第
   １項から第７項までのいずれかに記載の回路。 ９、移相手段が位相誤差出力信号に応答し て、周波数が位相誤差出力信号に応答して過渡的に変化
   する移相出力信号を形成し、位相誤差出力信号がほとん
   どゼロであり、移相出力の周波数がほぼ一定なら、移相
   出力がソース信号と同相ロック関係となることを特徴と
   する特許請求の範囲第１項から第８項までのいずれかに
   記載の回路。 １０、移相手段が位相コンパレータ手段から位相誤差出
   力信号を入力され、位相誤差出力信号の積分値にほぼ比
   例するＤＣ信号を出力する積分器と、積分器のＤＣ信号
   出力を入力され、このＤＣ信号の大きさに応じた周波数
   の信号を出力する電圧制御発振器とから成ることを特徴
   とする特許請求の範囲第１項から第９項までのいずれか
   に記載の回路。 １１、合成手段が電圧制御発振器の出力によってクロッ
   クされるクロック入力、リセット入力、及び（ｆ−ｓ）
   ＋１が合成出力信号の周期以内のステップ数と１対１で
   対応するアドレス・カウントで合成出力信号の周期を割
   ったステップ数を表すとして、最初のアドレス・カウン
   ト値ｓから最終アドレス・カウント値ｆまで変化するデ
   ジタル・アドレス・カウント出力を有するデジタル・カ
   ウンタと、カウンタのアドレス・カウント出力に応答し
   て、カウンタのアドレス・カウント出力値に対応する複
   数の個別にアクセス可能なアドレスを有し、合成出力信
   号周期以内の、アドレス・カウント出力に対応するステ
   ップにおける各相ごとの振幅を表すデジタル値を記憶し
   てい る、あらかじめプログラムされたルックアップ・テーブ
   ルからの合成出力信号の各相ごとのデジタル・データを
   出力データ・バスを介して出力する記憶手段と、各相の
   記憶手段の出力データ・バスと接続し、合成出力周期以
   内の各ステップにおける各相ごとの出力振幅を表わすデ
   ジタル値を各相ごとのほぼ連続的な正弦波に変換して多
   相合成出力信号を形成するデジタル／アナログ（Ｄ／Ａ
   ）コンバータ手段と、Ｄ／Ａコンバータと接続し、Ｄ／
   Ａコンバータによって形成された合成出力信号の振幅を
   設定する振幅基準手段と、カウンタ・アドレス出力値が
   最終アドレス・カウント値ｆに達するとカウンタを最初
   のアドレス・カウント値ｓにリセットするリセット手段
   とから成ることを特徴とする特許請求の範囲第１０項に
   記載の回路。 １２、位相コンパレータ手段が多相合成出力信号及び多
   相ソース信号を入力され、この入力にソース信号の少な
   くとも１つの相が存在すると、ソース信号の位相と合成
   出力との間の所定に位相関係における位相誤差を表わす
   位相誤差出力信号を形成することと、位相コンパレータ
   手段がそれぞれがソース信号に位相と接続する第１入力
   、第１入力と接続する信号に対応する合成出力信号の位
   相関係を表わすデジタル値を受信する第２入力、及び出
   力を有する各相ごとのアナログ／デジタル乗算器と、各
   相の乗算器の出力を合計し、位相誤差出力信号を形成す
   る手段とから成ることと、移相手段が位相誤差出力信号
   に応答し て、周波数が位相誤差出力信号に応じて過渡的に変化す
   る移相出力信号を形成し、位相誤差出力信号がほとんど
   ゼロ、移相出力の周波数がほぼ一定なら、移相出力がソ
   ース信号と同相ロック関係となり、移相手段が位相コン
   パレータ手段の位相誤差出力信号を入力さ れ、位相誤差出力信号の積分値にほぼ比例するＤＣ信号
   を出力する積分器と、積分器のＤＣ信号出力を入力され
   、入力されるＤＣ信号の大きさに応じた周波数の信号を
   出力する電圧制御発振器と、ソース信号と所定の位相関
   係を有する多相合成出力信号を所定の振幅においてデジ
   タル合成し、移相出力に応答して合成出力信号の位相を
   変化させてソース信号と合成出力信号との間の所定の位
   相関係における位相誤差を小さくすることにより、もし
   誤差出力信号がほとんどゼロならば、合成出力信号をソ
   ース信号の所定の対称成分シーケンス・セットに対して
   所定の位相関係にロックすることと、合成手段が電圧制
   御発振器の出力によってクロックされるクロック入力、
   リセット入力、及び（ｆ−ｓ）＋１が合成出力信号の周
   期以内のステップ数と１対１で対応するアドレス・カウ
   ンタで合成出力信号の周期を割ったステップ数を表わす
   として、最初のアドレス・カウント値ｓから最終アドレ
   ス・カウント値ｆまで変化するデジタル・アドレス・カ
   ウント出力を有するデジタル・カウントと、カウンタの
   アドレス・カウント出力値に対応する複数の個別アクセ
   ス可能なアドレスを有し、合成出力信号周期以内の、ア
   ドレス・カウント出力に対応するステップにおける各相
   ごとの振幅を表わすデジタル値を記憶している、あらか
   じめプログラムされたルックアップ・テーブルからの合
   成出力信号の各相ごとのデジタル・データを出力し、デ
   ジタル／アナログ乗算器の第１入力におけるソース信号
   の位相に対応する合成出力信号位相の位相関係を表わす
   デジタル・データを出力するように前記乗算器の第２入
   力に接続され、合成出力信号の各相ごとのデジタル値が
   出力される出力データ・バスを有する記憶手段と、カウ
   ンタ・アドレス出力値が最終アドレス・カウント値ｆに
   達するとカウンタを最終のアドレス・カウント値ｓにリ
   セットするリセット手段とから成ることを特徴とする特
   許請求の範囲第１１項に記載の回路。 １３、カウンタのデジタル・アドレス・カウント出力が
   ８、１２または１６ビット２進値であり、量（（ｆ−ｓ
   ）＋１）が２５２、４０９６または６５５３２に等しい
   ことを特徴とする特許請求の範囲第１２項に記載の回路
   。