JPS62103729A - 先入先出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データ群の区切を示す区切信号をデータと共に蓄積・抽
出し、区切信号の蓄積または抽出完了後にリセット信号
を有効化することにより、不良データの発生を防止する
。

〔産業上の利用分野〕

本発明は複数データから構成されるデータ群を蓄積再生
する先入先出回路の改良に関する。

先入先出回路は、所定周期で順次到着するデータを、到
着周期とは非同期に再生する目的で広く利用されている
。

かかる先入先出回路が、例えはパケットの如く、連続す
る複数のデータ゛から構成されるデータ群を対象とする
場合に、蓄積中のデータを初期設定した場合にも、デー
タ群の一部のみが消失した不良データの発生を防止する
手段が要望される。

〔従来の技術〕

第３図は従来ある先入先出回路の一例を示す図である。

第３図において、入力バッファ１には、図示されぬ前位
回路から到着する８ビツトから成るデータｄが順次入力
され、また入力アドレス発生回路２には各データｄの到
着時期を示す入力パルス信号ｃｉが入力される。入力ア
ドレス発生回路２は、入力される入力パルス信号ｃｉを
計数し、計数結果を入力アドレスａｉとしてメモリ３に
伝達する。

メモリ３は、入カバソファｌに入力されたデータｄを、
入力アドレス発生回路２から伝達される入力アドレスａ
ｉに蓄積する。

一方出力アドレス発生回路４には、図示されぬ後位回路
からメモリ３に蓄積されているデータｄの抽出時期を示
す出力パスル信号ｃｏが入力される。出力アドレス発生
回路４は、入力される出力パスル信号ｃｏを計数し、計
数結果を出力アドレスａｏとしてメモリ３に伝達する。

メモリ３はメモリ３から伝達される出力アドレスａＯに
蓄積されているデータｄを抽出し、出力バンファ５に出
力する。後位回路は、出カバソファ５に出力されるデー
タｄを受領する。

メモリ３内に蓄積されているデータｄをリセットする為
に、外部からリセット信号ｒが入力されると、入力アド
レス発生回路２および出力アドレス発生回路４は直ちに
初期設定され、出力される入力アドレスａｉおよび出力
アドレスａｏは何れもメモリ３の先頭アドレスを示す。

従って、例えばパケットの如く、複数のデータｄから構
成されるデータ群が蓄積される場合にも、リセット信号
ｒが入力されると即時に入力アドレス発生回路２および
出力アドレス発生回路４が初期設定される為、入力中で
あるデータ群の入力済み部分のみが消失した不良データ
がメモリ３に蓄積され、或いは出力中であるデータ群の
未出力部分のみが消失した不良データが後位回路に伝達
されることとなる。

〔発明が解決しようとする問題点〕

以上の説明から明らかな如く、従来ある先入先出回路に
おいては、リセット信号ｒが入力されるとデータｄの入
出力時期と関係無く、直ちに初期設定される為、データ
群の一部が消失した不良データが後位回路に伝達される
恐れがあった。

〔問題点を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図においては、連続する複数のデータｄから構成さ
れるデータ群の区切を示す区切信号ｇをデータｄと共に
蓄積・抽出し、前位回路から区切信号ｇを入力中、また
は後位回路に対し区切信号ｇを出力中に、外部から蓄積
中のデータｄを初期設定するりセント信号ｒを受信した
場合に、区切信号ｇの入力完了後または出力完了後に、
リセット信号ｒを有効化する初期化制御手段１００が設
けられている。

〔作用〕

即ち本発明によれば、リセット信号が入力された場合に
も、データ群の一部が消失した不良データが後位回路に
伝達されることが防止される。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例による先入先出回路を示す図
である。なお、全図を通じて同一符号は同一対象物を示
す。

第２図においては、前位回路からはデータｄおよび入力
パルス信号ｃｉの他に、データ群の区切を示す１ビツト
から成る区切信号ｇが入力される。

区切信号ｇは、データ群を構成する最初のデータｄが入
力される時点で論理“０”に設定され、最終のデータｄ
が入力される時点で論理“１”に設定される。

入カバソファ１′およびメモリ３°は、前位回路から到
着するデータｄおよび区切信号ｇをＭ積し、また出カバ
ソファ５″は、メモリ３°から抽出されるデータｄおよ
び区切信号（以後ｇ°と称する）を蓄積する。

一方初期化制御手段１００としては、初期設定回路６が
設けられている。

第２図において、入力パルス信号ｃｉに同期して、前位
回路から到着するデータ群を構成する各データｄおよび
区切信号ｇは、前述と同様の過程でメモリ３“に蓄積さ
れる。また後位回路から入力される出力パスル信号ＣＯ
に同期して、メモリ３°からはデータｄおよび区切信号
ｇが抽出され、出力バッファ５′に蓄積される。

一方初期設定回路６には、前位回路から到着する区切信
号ｇと、メモリ３から抽出される区切信号ｇ°と、外部
から入力されるリセット信号ｒとが入力される。

初期設定回路６は、区切信号ｇおよびｇｏの論理値を監
視しており、リセット信号ｒが入力された場合に、区切
信号ｇおよびｇｏの少なくとも何れかが論理“０”に設
定されている場合には、入力アドレス発生回路２および
出力アドレス発生回路４に直ちにリセット信号ｒを伝達
せず、データｄの蓄積または抽出を継続させる。区切信
号ｇおよびｇ“が何れも論理“１”に設定された場合に
は、初期設定回路６は入力アドレス発生回路２および出
力アドレス発生回路４にリセット信号ｒを伝達し、初期
設定させる。

以上の説明から明らかな如（、本実施例によれば、外部
からリセット信号ｒが入力された場合にも、区切信号ｇ
およびｇｏが共に論理“１”に設定される迄は、入力ア
ドレス発生回路２および出力アドレス発生回路４にリセ
ット信号ｒが入力されぬ為、メモリ３°に蓄積されるデ
ータ群の一部が消失した不良データが後位回路に伝達さ
れる恐れは無くなる。

なお、第２図はあく迄本発明の一実施例に過ぎず、例え
ばデータｄおよび区切信号ｇはそれぞれ８ビツトおよび
１ビツトで構成されるものに限定されることは無く、他
に幾多の変形が考慮されるが、何れの場合にも本発明の
効果は変わらない。

〔発明の効果〕

以上、本発明によれば、リセット信号が入力された場合
にも、データ群の一部が消失した不良データが後位回路
に伝達されることが防止される。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例による先入先出回路を示す図、第３図は従来ある先
入先出回路の一例を示す図である。 図において、１および１′は入カバソファ、２は入力ア
ドレス発生回路、３および３°はメモリ、４は出力アド
レス発生回路、５および５°は出カバソファ、６は初期
設定回路、１００は初期化制御手段、ａｉは入力アドレ
ス、ａｏは出力アドレス、ｃｉは入力パルス信号、ｃｏ
は出力パスル信号、ｄはデータ、ｇおよびｇｏは区切信
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Claims (1)

1. 【特許請求の範囲】 前位回路から入力パルス信号（ｃｉ）に同期して入力さ
   れるデータ（ｄ）を一旦蓄積し、後位回路から入力され
   る前記入力パルス信号（ｃｉ）と独立の出力パスル信号
   （ｃｏ）に同期して蓄積順に抽出する回路において、 連続する複数の前記データ（ｄ）から構成されるデータ
   群の区切を示す区切信号（ｇ）を前記データ（ｄ）と共
   に蓄積・抽出し、 前位回路から前記区切信号（ｇ）を入力中、または後位
   回路に対し前記区切信号（ｇ）を出力中に、外部から蓄
   積中のデータ（ｄ）を初期設定するリセット信号（ｒ）
   を受信した場合に、前記区切信号（ｇ）の入力完了後ま
   たは出力完了後に、前記リセット信号（ｒ）を有効化す
   る初期化制御手段（１００）を設けることを特徴とする
   先入先出回路。