JPS62109121A - 静止画表示装置 - Google Patents
静止画表示装置Info
- Publication number
- JPS62109121A JPS62109121A JP60250395A JP25039585A JPS62109121A JP S62109121 A JPS62109121 A JP S62109121A JP 60250395 A JP60250395 A JP 60250395A JP 25039585 A JP25039585 A JP 25039585A JP S62109121 A JPS62109121 A JP S62109121A
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- JP
- Japan
- Prior art keywords
- cpu
- screen
- vram
- picture
- switching circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 24
- 238000010586 diagram Methods 0.000 description 9
- 102100029968 Calreticulin Human genes 0.000 description 7
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 3
- 101100399480 Caenorhabditis elegans lmn-1 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数画面分のビデオメモリを有する静止画表
示装置に関し、特にＣＰＵのアドレス空間を１画面分使
用するだけで切換表示できるようにするものである。
示装置に関し、特にＣＰＵのアドレス空間を１画面分使
用するだけで切換表示できるようにするものである。
静止画像１画面が２５６Ｘ２５６ドソトである場合、１
画面分の画像データの記憶には８にハイドのビデオメモ
リを必要とする。但し、カラーの場合Ｒ，Ｇ、Ｂの３原
色にそれぞれ８にバイトを割当てるので、全体で２４に
バイトのビデオメモリが必要となる。そして、これを２
画面分持つとすれば４８にバイトのビデオメモリが必要
となる。
画面分の画像データの記憶には８にハイドのビデオメモ
リを必要とする。但し、カラーの場合Ｒ，Ｇ、Ｂの３原
色にそれぞれ８にバイトを割当てるので、全体で２４に
バイトのビデオメモリが必要となる。そして、これを２
画面分持つとすれば４８にバイトのビデオメモリが必要
となる。
このメモリを全て第４図（ａｌに示すようにｃＰＵアド
レス空間（６４にパイ１−とする）に配置すると、１６
にバイトしか残存しないので、ＣＰＵのプログラム領域
が不十分になる欠点がある。そこで、同図（ｂｌのよう
に同じアドレス空間に２つのビデオメモリを配置してそ
の一方をハート的に選択する方法が考えられる。
レス空間（６４にパイ１−とする）に配置すると、１６
にバイトしか残存しないので、ＣＰＵのプログラム領域
が不十分になる欠点がある。そこで、同図（ｂｌのよう
に同じアドレス空間に２つのビデオメモリを配置してそ
の一方をハート的に選択する方法が考えられる。
しかしながら、この場合の切換回路をスイ・ノチ等によ
るハード的なバンク切換方式にすると、ハード構成が複
雑になる。本発明はこれを簡単な構成で実現しようとす
るものである。
るハード的なバンク切換方式にすると、ハード構成が複
雑になる。本発明はこれを簡単な構成で実現しようとす
るものである。
本発明は、複数画面分のビデオメモリと、該メモリに画
像データを書込む中央処理装置と、該メモリから画像デ
ータを読出す表示コントローラと、システムクロックに
よって該中央処理装置と該表示コントローラのアドレス
バスを切換えるマルチプレクサと、該中央処理装置の出
力ポートから出力される切換信号をデコードして前記ビ
デオメモリの１画面分を選択する画面切換回路とを備え
てなることを特徴とするものである。
像データを書込む中央処理装置と、該メモリから画像デ
ータを読出す表示コントローラと、システムクロックに
よって該中央処理装置と該表示コントローラのアドレス
バスを切換えるマルチプレクサと、該中央処理装置の出
力ポートから出力される切換信号をデコードして前記ビ
デオメモリの１画面分を選択する画面切換回路とを備え
てなることを特徴とするものである。
上述した構成によれば、ＣＰＵのアドレス空間に１画面
分のビデオメモリを配置するだけでよいのでＣＰＵのプ
ログラム領域を十分にとることができ、しかも簡単な構
成の切換回路で複数画面分のビデオメモリ （画面）を
切換えることができる。
分のビデオメモリを配置するだけでよいのでＣＰＵのプ
ログラム領域を十分にとることができ、しかも簡単な構
成の切換回路で複数画面分のビデオメモリ （画面）を
切換えることができる。
第１図は本発明の一実施例を示すブロック図で、１．２
は各１画面分のビデオメモリ （ＶＲＡＭ） 、３はそ
の切換回路、１１はＣＰＵ （中央処理装置）、１２は
そのＲＡＭ （ランダムアクセスメモリ）、１３はＲＯ
Ｍ （読出し専用メモリ）、１４はｌ１０（入出力）ポ
ート、１５はＣＲＴＣ（ＣＲＴコントローラ）、１６は
ＭＰＸ （マルチプレクサ、１７はＢＵＦ （バッファ
）、１８はＰ−＋Ｓ（パラレル・シリアル）変換回路、
１９はＣＰＵバス、２０はアドレスバス、２１はデータ
バスである。
は各１画面分のビデオメモリ （ＶＲＡＭ） 、３はそ
の切換回路、１１はＣＰＵ （中央処理装置）、１２は
そのＲＡＭ （ランダムアクセスメモリ）、１３はＲＯ
Ｍ （読出し専用メモリ）、１４はｌ１０（入出力）ポ
ート、１５はＣＲＴＣ（ＣＲＴコントローラ）、１６は
ＭＰＸ （マルチプレクサ、１７はＢＵＦ （バッファ
）、１８はＰ−＋Ｓ（パラレル・シリアル）変換回路、
１９はＣＰＵバス、２０はアドレスバス、２１はデータ
バスである。
静止画データはＣＰＵＩＩによってＶＩ？ＡＭ１． ２
に書込まれ、ＣＲＴＣＩ５によって読出される。このと
きＣＲＴＣＩ５は水平同期および垂直同期のＣＲＴタイ
ミング信号Ｈ，Ｖを出力する。またＣＰＵＩＩのシステ
ムクロックＥを利用してＶＲＡＭに対するアクセスがＣ
ＲＴＣＩ５とｉｈ突しないようにする。第２図はこの波
形図で、Ｈ（ハイ）のときはＣＰＵ、Ｌ （ロー）のと
きはＣＲＴＣがアクセス可能（バイト単位）となる。
に書込まれ、ＣＲＴＣＩ５によって読出される。このと
きＣＲＴＣＩ５は水平同期および垂直同期のＣＲＴタイ
ミング信号Ｈ，Ｖを出力する。またＣＰＵＩＩのシステ
ムクロックＥを利用してＶＲＡＭに対するアクセスがＣ
ＲＴＣＩ５とｉｈ突しないようにする。第２図はこの波
形図で、Ｈ（ハイ）のときはＣＰＵ、Ｌ （ロー）のと
きはＣＲＴＣがアクセス可能（バイト単位）となる。
このクロックＥによってＭＰＸ１６はＣＲＴＣＩ ５と
ＣＰＵ１１のアドレスラインを切換える。またバッファ
１７はＣＰＵＩＩがＶＲＡＭＩ、 ２をアクセスする
以外はデータバス２１をＣＰＵハス１９から切離すよう
にハイ・インピーダンスとなる。
ＣＰＵ１１のアドレスラインを切換える。またバッファ
１７はＣＰＵＩＩがＶＲＡＭＩ、 ２をアクセスする
以外はデータバス２１をＣＰＵハス１９から切離すよう
にハイ・インピーダンスとなる。
画面（ＶＲＡＭ）切換回路３はＩ１０ポート１４からの
２ビツトの切換信号Ａ、Ｂをデコードしてその出力Ｙ
１ 、 Ｙ ２ テＶＲＡＭ１ 、 ２ （Ｄチップセ
レクトＣＳを制御する。第３図の詳細図で、３１．３２
は切換信号Ａ、Ｂの組合せから４人力ａ −ｄの１つを
選んでＹに出力するデータセレクタ／マルチプレクサ（
以下、データセレクタと呼ぶ）である。
２ビツトの切換信号Ａ、Ｂをデコードしてその出力Ｙ
１ 、 Ｙ ２ テＶＲＡＭ１ 、 ２ （Ｄチップセ
レクトＣＳを制御する。第３図の詳細図で、３１．３２
は切換信号Ａ、Ｂの組合せから４人力ａ −ｄの１つを
選んでＹに出力するデータセレクタ／マルチプレクサ（
以下、データセレクタと呼ぶ）である。
データセレクタ３１はＹｌの出力用であり、データセレ
クタ３２はＹ２の出力用である。入力ａ〜ｄは電源Ｖｃ
ｃとアース、それにクロックＥおよびその反転信号Ｅで
ある。但し、データセレクタ３１．３２は入力ａ−ｄの
結線が異なる。下表は入力Ａ、Ｂと出力Ｙｌ、Ｙ２の関
係を示す。
クタ３２はＹ２の出力用である。入力ａ〜ｄは電源Ｖｃ
ｃとアース、それにクロックＥおよびその反転信号Ｅで
ある。但し、データセレクタ３１．３２は入力ａ−ｄの
結線が異なる。下表は入力Ａ、Ｂと出力Ｙｌ、Ｙ２の関
係を示す。
表１
■切換信号Ａ、Ｂ共にＯの場合、出力はＹ１＝１ （
Ｈ）、Ｙ２＝０ （Ｌ）となり、ＶＲＡＭ ２が常に
アクセスされる。従って、ＣＰＵＩＩによる書き込み画
面もＣＲＴＣＩ５による読出しく表示）画面も共に画面
（ＶＲＡ門）２となる。
Ｈ）、Ｙ２＝０ （Ｌ）となり、ＶＲＡＭ ２が常に
アクセスされる。従って、ＣＰＵＩＩによる書き込み画
面もＣＲＴＣＩ５による読出しく表示）画面も共に画面
（ＶＲＡ門）２となる。
■切換信号がＢ＝Ｏ，Ａ＝１の場合、出力はＹ１＝Ｏ，
Ｙ２＝１となり、書き込みおよび表示画面は共に画面（
ＶＲＡＭ） ｌとなる。
Ｙ２＝１となり、書き込みおよび表示画面は共に画面（
ＶＲＡＭ） ｌとなる。
■Ｂ＝１．Ａ＝ＯのときはＹｌにはクロックＥが、Ｙ２
にはその反転信号百が出力される。この場合、クロック
ＥがＢでＣＰＵＩＩがアクセスする時Ｙ２出力＝ＥがＬ
となるので、ＶＲＡＭ ２がアクセス可能となる。逆に
、クロックＥがしてＣＲＴＣ１５がアクセスするときは
、ＹＩ＝ＥがＬとなるのでＶＲＡＭ１がアクセス可能と
なる。従って、書き込み画面が画面１で、表示画面が画
面２となる。
にはその反転信号百が出力される。この場合、クロック
ＥがＢでＣＰＵＩＩがアクセスする時Ｙ２出力＝ＥがＬ
となるので、ＶＲＡＭ ２がアクセス可能となる。逆に
、クロックＥがしてＣＲＴＣ１５がアクセスするときは
、ＹＩ＝ＥがＬとなるのでＶＲＡＭ１がアクセス可能と
なる。従って、書き込み画面が画面１で、表示画面が画
面２となる。
■Ｂ＝１．Ａ−＝１のときは■とは逆に書き込み画面が
画面１、表示画面が画面２となる。
画面１、表示画面が画面２となる。
ＣＩ？ＴＣ１５によって読出された静止画データはＰ→
Ｓ変換器１８によってシリアルデータに変換され、ＣＲ
Ｔへのビデオ信号となる。尚、ＭＰＸ１６． ＢＵＦ
１７、 ＶＲＡＭＩ、 ＶＲＡＭ２． Ｐ−５変換器
１８はそれぞれＲ，Ｇ、 Ｈに合わせて３組設けられて
いる。そして、■、■のケースではＣＲＴ上の画面は切
換回路３によって画面１と画面２に順次切換えられる。
Ｓ変換器１８によってシリアルデータに変換され、ＣＲ
Ｔへのビデオ信号となる。尚、ＭＰＸ１６． ＢＵＦ
１７、 ＶＲＡＭＩ、 ＶＲＡＭ２． Ｐ−５変換器
１８はそれぞれＲ，Ｇ、 Ｈに合わせて３組設けられて
いる。そして、■、■のケースではＣＲＴ上の画面は切
換回路３によって画面１と画面２に順次切換えられる。
この切換えに際し、 ＣＰＵＩＩはＩ１０ポート１４か
ら切換信号Ａ、Ｂを送出するだけなので、制御は簡単で
ある。また、切換回路３もデータセレクタ３１．３２を
２個用いるだけなので構成は簡単である。そして、ＣＰ
ＵＩＩのアドレス空間にはＶｌ’ｌＡＭ１または２とＩ
ＩＡＭ１２． ＲＯＭ１３が配置されるが、ＶＲＡＭ
は１画面分なのでＲＡＭ１２とＲＯＭ１３に割当てる領
域が増大する。尚、３画面以上の場合にも通用すること
ができる。
ら切換信号Ａ、Ｂを送出するだけなので、制御は簡単で
ある。また、切換回路３もデータセレクタ３１．３２を
２個用いるだけなので構成は簡単である。そして、ＣＰ
ＵＩＩのアドレス空間にはＶｌ’ｌＡＭ１または２とＩ
ＩＡＭ１２． ＲＯＭ１３が配置されるが、ＶＲＡＭ
は１画面分なのでＲＡＭ１２とＲＯＭ１３に割当てる領
域が増大する。尚、３画面以上の場合にも通用すること
ができる。
以上述べたように本発明によれば、ＣＰＵのアドレス空
間に１画面分のビデオメモリを配置するだけでよいので
ＣＰＵのプログラム領域を十分にとることができ、しか
も簡単な構成の切換回路で複数画面分のビデオメモリ
（画面）を切換えることができる。
間に１画面分のビデオメモリを配置するだけでよいので
ＣＰＵのプログラム領域を十分にとることができ、しか
も簡単な構成の切換回路で複数画面分のビデオメモリ
（画面）を切換えることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
システムクロックの説明図、第３図は画面切換回路の詳
細図、第・１図は従来の２画面表示方式の説明図である
。 図中、■、２はＶＩ？ＡＭ （ビデオメモリ）、３は画
面切換回路、３１．３２はデータセレクタ、１１はＣＰ
Ｕ、１４は入出力ポート、１５はＣＲＴコントローラ、
１６はマルチプレクサである。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 Ｅり０．りのう成形図 第２図 山面↑ｎ巾回１番の工￥（至）図 第３図
システムクロックの説明図、第３図は画面切換回路の詳
細図、第・１図は従来の２画面表示方式の説明図である
。 図中、■、２はＶＩ？ＡＭ （ビデオメモリ）、３は画
面切換回路、３１．３２はデータセレクタ、１１はＣＰ
Ｕ、１４は入出力ポート、１５はＣＲＴコントローラ、
１６はマルチプレクサである。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 Ｅり０．りのう成形図 第２図 山面↑ｎ巾回１番の工￥（至）図 第３図
Claims (1)
- 複数画面分のビデオメモリと、該メモリに画像データを
書込む中央処理装置と、該メモリから画像データを読出
す表示コントローラと、システムクロックによって該中
央処理装置と該表示コントローラのアドレスバスを切換
えるマルチプレクサと、該中央処理装置の出力ポートか
ら出力される切換信号をデコードして前記ビデオメモリ
の１画面分を選択する画面切換回路とを備えてなること
を特徴とする静止画表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250395A JPS62109121A (ja) | 1985-11-08 | 1985-11-08 | 静止画表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250395A JPS62109121A (ja) | 1985-11-08 | 1985-11-08 | 静止画表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62109121A true JPS62109121A (ja) | 1987-05-20 |
Family
ID=17207275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250395A Pending JPS62109121A (ja) | 1985-11-08 | 1985-11-08 | 静止画表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109121A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5971086A (ja) * | 1982-10-17 | 1984-04-21 | 株式会社リコー | Ｃｒｔデイスプレイ装置 |
| JPS59125782A (ja) * | 1982-12-29 | 1984-07-20 | 富士通株式会社 | デイスプレイコントロ−ラのメモリ制御方式 |
-
1985
- 1985-11-08 JP JP60250395A patent/JPS62109121A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5971086A (ja) * | 1982-10-17 | 1984-04-21 | 株式会社リコー | Ｃｒｔデイスプレイ装置 |
| JPS59125782A (ja) * | 1982-12-29 | 1984-07-20 | 富士通株式会社 | デイスプレイコントロ−ラのメモリ制御方式 |
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