JPS6210920A - デイジタルマルチプレクサモジユ−ルおよびこのモジユ−ルを具えるマルチプレクサ - Google Patents
デイジタルマルチプレクサモジユ−ルおよびこのモジユ−ルを具えるマルチプレクサInfo
- Publication number
- JPS6210920A JPS6210920A JP61105851A JP10585186A JPS6210920A JP S6210920 A JPS6210920 A JP S6210920A JP 61105851 A JP61105851 A JP 61105851A JP 10585186 A JP10585186 A JP 10585186A JP S6210920 A JPS6210920 A JP S6210920A
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- input
- multiplexer
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 17
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 3
- 230000006386 memory function Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、各々が第１群の入力トランジスタのベースに
より形成された多数の入力端子を具え、この入力トラン
ジスタのコレクタは第１給電源に接続し、エミッタは第
１導電型の第１半導体出力素子の電極に結合し、この第
１半導体出力素子は第１導電型の複数の電極および第１
出力抵抗を経て前記第１給電源に接続された第２導電曳
の１個の電極を有し、ほかに、複数の入力端子を有し第
２給電源と称される第１電流源を前記第１群の入力トラ
ンジスタのエミッタの１つに受信アドレスの関数として
接続する第１論理アドレス明路を具えるディジタルマル
チプレクサモジュールに関するものである。
より形成された多数の入力端子を具え、この入力トラン
ジスタのコレクタは第１給電源に接続し、エミッタは第
１導電型の第１半導体出力素子の電極に結合し、この第
１半導体出力素子は第１導電型の複数の電極および第１
出力抵抗を経て前記第１給電源に接続された第２導電曳
の１個の電極を有し、ほかに、複数の入力端子を有し第
２給電源と称される第１電流源を前記第１群の入力トラ
ンジスタのエミッタの１つに受信アドレスの関数として
接続する第１論理アドレス明路を具えるディジタルマル
チプレクサモジュールに関するものである。
かかるマルチプレクサは特願昭５４−２５８８０号（１
９７９年３月６日出願、特開昭５５ｉ１８２２９号）明
細書゛マルチプレクサ回路”から既知である。
９７９年３月６日出願、特開昭５５ｉ１８２２９号）明
細書゛マルチプレクサ回路”から既知である。
この特開昭公報では入力端子の数を３とし、半導体出力
素子をマルチ−エミッタトランジスタに構成し、そのエ
ミッタにより第１導電型の電極を構成し、ベースに基準
電圧を受け、第２導電型の電極であるコレクタによりマ
ルチプレクサの出力端子を構成すると共にこれを抵抗を
経て接地するようにしている。
素子をマルチ−エミッタトランジスタに構成し、そのエ
ミッタにより第１導電型の電極を構成し、ベースに基準
電圧を受け、第２導電型の電極であるコレクタによりマ
ルチプレクサの出力端子を構成すると共にこれを抵抗を
経て接地するようにしている。
この種のマルチプレクサモを同一の回路に数個用いる場
合には同一の基準電圧源によりマルチ−エミッタ出力ト
ランジスタのベースに給電を行うようにするがこの場合
マルチプレクサの出力間に漂遊結合が生ずることを確か
めた。
合には同一の基準電圧源によりマルチ−エミッタ出力ト
ランジスタのベースに給電を行うようにするがこの場合
マルチプレクサの出力間に漂遊結合が生ずることを確か
めた。
本発明の目的は、出力段に基準電圧を含まず、構成が簡
単で、モジュールを他のモジュールに接続する際に生ず
る上述した欠点を除去し得るマルチプレクサモジュール
を提供せんとするにある。
単で、モジュールを他のモジュールに接続する際に生ず
る上述した欠点を除去し得るマルチプレクサモジュール
を提供せんとするにある。
本発明は各々が第１群の入力トランジスタのベースによ
り形成された多数の入力端子を具え、この入力トランジ
スタのコレクタは第１給電源に接続し、エミッタは第１
導電型の第１半導体出力素子の電極に結合し、この第１
半導体出力素子は第１導電型の複数の電極および第１出
力抵抗を経て前記第１給電源に接続された第２導電型の
１個の電極を有し、ほかに、複数の入力端子を有し第２
給電源と称される第１電流源を前記第１群の入力トラン
ジスタのエミッタの１つに受信アドレスの関数として接
続する第１論理アドレス回路を具えるディジタルマルチ
プレクサモジュールにおいて、前記第１半導体出力素子
は１個の共通電極を有する複数のダイオードを有し、こ
れらダイオードの共通電極によって前記第２導電型の電
極を構成し、各ダイオードの他方の電極によって前記第
１導電型の電極の１つを夫々構成し、これにより第１半
導体出力素子が基準出力電圧を有さないことを特徴とす
る。
り形成された多数の入力端子を具え、この入力トランジ
スタのコレクタは第１給電源に接続し、エミッタは第１
導電型の第１半導体出力素子の電極に結合し、この第１
半導体出力素子は第１導電型の複数の電極および第１出
力抵抗を経て前記第１給電源に接続された第２導電型の
１個の電極を有し、ほかに、複数の入力端子を有し第２
給電源と称される第１電流源を前記第１群の入力トラン
ジスタのエミッタの１つに受信アドレスの関数として接
続する第１論理アドレス回路を具えるディジタルマルチ
プレクサモジュールにおいて、前記第１半導体出力素子
は１個の共通電極を有する複数のダイオードを有し、こ
れらダイオードの共通電極によって前記第２導電型の電
極を構成し、各ダイオードの他方の電極によって前記第
１導電型の電極の１つを夫々構成し、これにより第１半
導体出力素子が基準出力電圧を有さないことを特徴とす
る。
本発明の実施に当り、第１半導体出力素子を第１マルチ
−エミッタ出力トランジスタにより形成し、この出力ト
ランジスタはそのベースおよびコレクタを相互接続して
これにより第２導電型の電極を構成し、そのエミッタに
より第１導電型の電極を構成するようにする。
−エミッタ出力トランジスタにより形成し、この出力ト
ランジスタはそのベースおよびコレクタを相互接続して
これにより第２導電型の電極を構成し、そのエミッタに
より第１導電型の電極を構成するようにする。
後述するようにモジュールの出力側の論理レベルの１つ
は標準レベルに対し僅かに推移している。
は標準レベルに対し僅かに推移している。
これがためかかるモジュールは同一の集積回路またはハ
イブリッド回路に設けられている回路段を作動させるた
めに用いるのが好適であり、これは短い電気接続が存在
することを意味する。
イブリッド回路に設けられている回路段を作動させるた
めに用いるのが好適であり、これは短い電気接続が存在
することを意味する。
又、本発明マルチプレクサモジュールは他の利点を有す
る。後述するように第１半導体出力素子には僅かではあ
るが電流が常時流れているため本発明モジニールは既知
のモジュールよりも著しく迅速に作動する。
る。後述するように第１半導体出力素子には僅かではあ
るが電流が常時流れているため本発明モジニールは既知
のモジュールよりも著しく迅速に作動する。
本発明モジュールの他の例では入力端子の数を２ｎとし
、第１論理アドレス回路はｎ個の縦続接続された差動段
を有し、ｋ番目の差動段は各々が２個のエミッタ結合さ
れたトランジスタを有し、一方のトランジスタがそのベ
ースにに番目の基準アドレス電圧を受け、他方のトラン
ジスタがそのベースに論理段のアドレスレベルを受ケる
２に一１個の差動対を有し、ｎ−１個の第１差動段の差
動対のトランジスタのコレクタを直接高いランクの差動
ｔの差動対のトランジスタのエミッタ共通接続点に接続
し、ｎ番目の差動段のトランジスタのコレクタの各々を
入力トランジスタのエミッタに接続し得るようにする。
、第１論理アドレス回路はｎ個の縦続接続された差動段
を有し、ｋ番目の差動段は各々が２個のエミッタ結合さ
れたトランジスタを有し、一方のトランジスタがそのベ
ースにに番目の基準アドレス電圧を受け、他方のトラン
ジスタがそのベースに論理段のアドレスレベルを受ケる
２に一１個の差動対を有し、ｎ−１個の第１差動段の差
動対のトランジスタのコレクタを直接高いランクの差動
ｔの差動対のトランジスタのエミッタ共通接続点に接続
し、ｎ番目の差動段のトランジスタのコレクタの各々を
入力トランジスタのエミッタに接続し得るようにする。
給電源は既知のように接地電位点に接続し、アドレス基
準電圧は負の値とする。
準電圧は負の値とする。
又、本発明はＮ１′個の入力端子と、Ｍ個の入力マルチ
プレクサモジュールと、各々が前記入力マルチプレクサ
モジュールの１つの出力信号を受けるに個の入力端子を
有する１個の出力マルチプレクサモジュールとを具える
ディジタルマルチプレクサに関するものである。
プレクサモジュールと、各々が前記入力マルチプレクサ
モジュールの１つの出力信号を受けるに個の入力端子を
有する１個の出力マルチプレクサモジュールとを具える
ディジタルマルチプレクサに関するものである。
かかるマルチプレクサでは出力マルチプレクサモジュー
ルを上述した型のモジュールとするため、出力マルチプ
レクサモジュールの出力トランジスタには基準電圧は生
じない。
ルを上述した型のモジュールとするため、出力マルチプ
レクサモジュールの出力トランジスタには基準電圧は生
じない。
好適な例では出力マルチプレクサモジュールを既知の型
のものとするため、出力マルチプレクサモジュールの出
力トランジスタによってのみ基準電圧を発生し、マルチ
プレクサの出力信号のレベルを漂遊結合を生ずることな
く標準レベルとする。
のものとするため、出力マルチプレクサモジュールの出
力トランジスタによってのみ基準電圧を発生し、マルチ
プレクサの出力信号のレベルを漂遊結合を生ずることな
く標準レベルとする。
出力マルチプレクサモジュールには他のマルチプレクサ
モジュールと同一の型のアドレス回路を設ける。入力モ
ジュールおよび出力モジュールのアドレス回路により制
御される電流源の強さを同一とし、この場合入力マルチ
プレクサモジュールの第１出力抵抗の値を出力マルチプ
レクサモジュールの第２出力抵抗の値の２倍とする。
モジュールと同一の型のアドレス回路を設ける。入力モ
ジュールおよび出力モジュールのアドレス回路により制
御される電流源の強さを同一とし、この場合入力マルチ
プレクサモジュールの第１出力抵抗の値を出力マルチプ
レクサモジュールの第２出力抵抗の値の２倍とする。
ディジタルマルチプレクサの好適な例では出力マルチプ
レクサモジュールの第２群の入力トランジスタのコレク
タを相互接続すると共に前記第２出力抵抗と同一の値を
有する出力抵抗を経て給電源に接続して第２群の入力ト
ランジスタのコレクタの信号によりマルチプレクサの反
転論理出力信号を構成するようにする。
レクサモジュールの第２群の入力トランジスタのコレク
タを相互接続すると共に前記第２出力抵抗と同一の値を
有する出力抵抗を経て給電源に接続して第２群の入力ト
ランジスタのコレクタの信号によりマルチプレクサの反
転論理出力信号を構成するようにする。
ディジタルマルチプレクサの他の例では第１および第２
状態を有する論理記憶信号により制御され、第１状態（
多重化機能）で第２電流源を第２論理アドレス回路に接
続し、第２状態（記憶機能）で第２電流源を記憶トラン
ジスタに接続する接続回路を設け、この記憶トランジス
タはそのエミッ夕を第２出力トランジスタのＮ＋１番目
のエミッタに接続し、ベースをこの出力トランジスタの
コレクタに接続し、コレクタを給電源に接続し、この記
憶トランジスタによって第２状態で第２出力トランジス
タのコレクタのレベルが保持されるようにする。
状態を有する論理記憶信号により制御され、第１状態（
多重化機能）で第２電流源を第２論理アドレス回路に接
続し、第２状態（記憶機能）で第２電流源を記憶トラン
ジスタに接続する接続回路を設け、この記憶トランジス
タはそのエミッ夕を第２出力トランジスタのＮ＋１番目
のエミッタに接続し、ベースをこの出力トランジスタの
コレクタに接続し、コレクタを給電源に接続し、この記
憶トランジスタによって第２状態で第２出力トランジス
タのコレクタのレベルが保持されるようにする。
図面につき本発明の詳細な説明する。
第１図に示す既知の４入力型マルチプレクサ１には４個
の入力トランジスタＴ。−Ｔ３を設け、そのベースに論
理入力信号Ｂ。−Ｂ３を夫々供給し、コレクタを接地し
、エミッタをマルチ−エミッタ出力トランジスタＴ４の
エミッタに接続する。出力トランジスタＴ、はそのベー
スに基準電圧ＶＢＩを供給し、マルチプレクサの出力信
号を発生するコレクタを出力抵抗ＲＳを経て接地する。
の入力トランジスタＴ。−Ｔ３を設け、そのベースに論
理入力信号Ｂ。−Ｂ３を夫々供給し、コレクタを接地し
、エミッタをマルチ−エミッタ出力トランジスタＴ４の
エミッタに接続する。出力トランジスタＴ、はそのベー
スに基準電圧ＶＢＩを供給し、マルチプレクサの出力信
号を発生するコレクタを出力抵抗ＲＳを経て接地する。
論理アドレス回路ＡＬＣには２つの論理アドレス信号Ａ
。およびＡ１を供給し、これらアドレス信号Ａ。
。およびＡ１を供給し、これらアドレス信号Ａ。
およびＡ１によって４つの論理状態を規定し、各論理状
態に対しては通常電圧源ＶＥＥと称される電流源Ｉを入
力トランジスタＴ。−Ｔ３のエミッタに接続し、これに
より論理入力信号Ｂ０〜Ｂ３の１つを選択し得るように
する。基準電圧ＶＢｌ＝ −２２５ｍＶおよびＲ，Ｉ＝
４５０ ｍＶ （絶対値）の場合に入力トランジス
タの入力端子の各々が−４５０ｍＶの標準低レベルＬに
あるものとすると、出力端子には選択した入力信号のレ
ベル例えばＥ２が出力信号Ｓとして現れるようになる。
態に対しては通常電圧源ＶＥＥと称される電流源Ｉを入
力トランジスタＴ。−Ｔ３のエミッタに接続し、これに
より論理入力信号Ｂ０〜Ｂ３の１つを選択し得るように
する。基準電圧ＶＢｌ＝ −２２５ｍＶおよびＲ，Ｉ＝
４５０ ｍＶ （絶対値）の場合に入力トランジス
タの入力端子の各々が−４５０ｍＶの標準低レベルＬに
あるものとすると、出力端子には選択した入力信号のレ
ベル例えばＥ２が出力信号Ｓとして現れるようになる。
実際上、入力信号レベルＢ２によって高レベルＨ（（）
Ｖ）を生せしめる場合には全電流■が入力トランジスタ
Ｔ２のエミッタに結合された出力トランジスタＴ４のエ
ミッタに流れるようになる。
Ｖ）を生せしめる場合には全電流■が入力トランジスタ
Ｔ２のエミッタに結合された出力トランジスタＴ４のエ
ミッタに流れるようになる。
第２ａ図に示す本発明マルチプレクサモジュール２はそ
の大部分が第１図に示す既知のマルチプレクサモジュー
ルの素子と同一の素子、即ちベースに入力信号Ｅ。−Ｂ
３が夫々供給されるトランジスタＴｏ−Ｔ３、論理アド
レス信号Ａ。およびＡｔが供給される論理アドレス回路
ＡＬＣおよび選択した入力信号に関連するトランジスタ
に接続された電流源を具える。
の大部分が第１図に示す既知のマルチプレクサモジュー
ルの素子と同一の素子、即ちベースに入力信号Ｅ。−Ｂ
３が夫々供給されるトランジスタＴｏ−Ｔ３、論理アド
レス信号Ａ。およびＡｔが供給される論理アドレス回路
ＡＬＣおよび選択した入力信号に関連するトランジスタ
に接続された電流源を具える。
しかし出力トランジスタＴ４の接続のみが第１図に示す
マルチプレクサモジュールとは相違する。
マルチプレクサモジュールとは相違する。
前述した所と同様に本発明でも出力トランジスタＴ４′
をマルチ−エミッタトランジスタとし、そのエミッタを
入力トランジスタＴ。−Ｔ３のエミッタに夫々結合する
が、ベースおよびコレクタは直接相互接続してモジュー
ルの出力Ｓ′を形成すると共に出力抵抗Ｒ’ｓを経て接
地する。
をマルチ−エミッタトランジスタとし、そのエミッタを
入力トランジスタＴ。−Ｔ３のエミッタに夫々結合する
が、ベースおよびコレクタは直接相互接続してモジュー
ルの出力Ｓ′を形成すると共に出力抵抗Ｒ’ｓを経て接
地する。
前述した様に選択した入力信号をＥ２とするものとする
。入力信号Ｅ２が高レベルｌ（（ＯＶ）である場合には
電流Ｉはそのほぼ大部分（はぼ９０％）が入力トランジ
スタＴ′２ （第３図）を流れ、従ってモジュールの出
力信号Ｓ′は僅かではあるが負の値、実際には一９Ｑｍ
Ｖ程度となる。入力信号Ｂ２が低レベルＬ （−４５０
ｍＶ）、ＲＳ’Ｉ ＝ ９００ ｍＬｌ （絶対値）で
ある場合には、第３図の等価回路図に示すように入力ト
ランジスタＴ２′およびＴ、′のエミッタの幾何学的形
状を同一とすると、電流■はトランジスタＴ２′および
Ｔ４′に等分（＋／２） に流れるようになる。
。入力信号Ｅ２が高レベルｌ（（ＯＶ）である場合には
電流Ｉはそのほぼ大部分（はぼ９０％）が入力トランジ
スタＴ′２ （第３図）を流れ、従ってモジュールの出
力信号Ｓ′は僅かではあるが負の値、実際には一９Ｑｍ
Ｖ程度となる。入力信号Ｂ２が低レベルＬ （−４５０
ｍＶ）、ＲＳ’Ｉ ＝ ９００ ｍＬｌ （絶対値）で
ある場合には、第３図の等価回路図に示すように入力ト
ランジスタＴ２′およびＴ、′のエミッタの幾何学的形
状を同一とすると、電流■はトランジスタＴ２′および
Ｔ４′に等分（＋／２） に流れるようになる。
本発明マルチプレクサモジュール２および既知のマルチ
プレクサ１に同−強さの電流源■を設けるものとすると
、出力端子に−４５０ｍＶの低レベルＢ′の出力信号Ｓ
′を（尋るためには出力抵抗Ｒ’ｓを２Ｒｓ とする必
要がある。
プレクサ１に同−強さの電流源■を設けるものとすると
、出力端子に−４５０ｍＶの低レベルＢ′の出力信号Ｓ
′を（尋るためには出力抵抗Ｒ’ｓを２Ｒｓ とする必
要がある。
前述したように本発明マルチプレクサモジュールの出力
信号Ｓ′は、このモジュールを硲ｊすた回路を外部から
アクセスし得る標準出力信号として直接用いることはで
きない。その理由は゛この出力信号の高レベルが大地電
位に対し推移しているからである。これは既知の場合に
最も近い低レベルＢ′である。又、出力トランジスタＴ
４′は僅かではあるが常時導通状態にあるため本発明マ
ルチプレクサモジュールは既知のモジュールよりも動作
が迅速である。
信号Ｓ′は、このモジュールを硲ｊすた回路を外部から
アクセスし得る標準出力信号として直接用いることはで
きない。その理由は゛この出力信号の高レベルが大地電
位に対し推移しているからである。これは既知の場合に
最も近い低レベルＢ′である。又、出力トランジスタＴ
４′は僅かではあるが常時導通状態にあるため本発明マ
ルチプレクサモジュールは既知のモジュールよりも動作
が迅速である。
この出力信号Ｓ′は短い電気接続によって同一の回路に
位置する論理段を作動させるために用いる。
位置する論理段を作動させるために用いる。
第２ｂ図に示すように出力トランジスタＴ４′は出力抵
抗Ｒ′５の接地側とは反対側の出力信号Ｓ′の端子に接
続された共通陽極および入力トランジスタＴ。−Ｔ３の
各エミッタに接続された陰極を有する４個のダイオード
Ｄと電気的に等価である。実際上第２ａ図に示す回路は
動作が迅速であり有利である。又、ベースおよびコレク
タを相互接続した４個のトランジスタにより他の等価回
路を形成することもできる。
抗Ｒ′５の接地側とは反対側の出力信号Ｓ′の端子に接
続された共通陽極および入力トランジスタＴ。−Ｔ３の
各エミッタに接続された陰極を有する４個のダイオード
Ｄと電気的に等価である。実際上第２ａ図に示す回路は
動作が迅速であり有利である。又、ベースおよびコレク
タを相互接続した４個のトランジスタにより他の等価回
路を形成することもできる。
第４図は本発明入力モジュール２を４個有する１６チヤ
ネルマルチプレクサを示す。各入力モジュールは論理ア
ドレス信号Ａ。および都を受け、その出力によって、第
１の変形例では２つの論理アドレス信号へ、およびＡ３
を受けて同一の回路に設けられた論理段を作動させるた
めにのみ用い得る出力信号Ｓ′を形成する本発明出力モ
ジュール２（第２図）を作動させるかまたは好適な例で
は２つの論理アドレス信号Ａ２およびＡ３を受けてマル
チプレクサが設けられている回路の外側で用い得る標準
出力信号Ｓを形成する既知の出力モジュール１（第１図
）を作動させるようにする。好適な例では出力モジュー
ル１は基準電圧を受ける１個の出力トランジスタを設け
、これにより入力モジュールの出力間に何等の漂遊結合
も生じ得ないようにする。換言すれば、既知の入力マル
チプレクサ１を設けたマルチプレクサと同一の入力およ
び同一の出力を有し、しかも漂遊結合を含まない１６チ
ヤンネルマルチプレクサを得ることができる。
ネルマルチプレクサを示す。各入力モジュールは論理ア
ドレス信号Ａ。および都を受け、その出力によって、第
１の変形例では２つの論理アドレス信号へ、およびＡ３
を受けて同一の回路に設けられた論理段を作動させるた
めにのみ用い得る出力信号Ｓ′を形成する本発明出力モ
ジュール２（第２図）を作動させるかまたは好適な例で
は２つの論理アドレス信号Ａ２およびＡ３を受けてマル
チプレクサが設けられている回路の外側で用い得る標準
出力信号Ｓを形成する既知の出力モジュール１（第１図
）を作動させるようにする。好適な例では出力モジュー
ル１は基準電圧を受ける１個の出力トランジスタを設け
、これにより入力モジュールの出力間に何等の漂遊結合
も生じ得ないようにする。換言すれば、既知の入力マル
チプレクサ１を設けたマルチプレクサと同一の入力およ
び同一の出力を有し、しかも漂遊結合を含まない１６チ
ヤンネルマルチプレクサを得ることができる。
第５図は第２図に示すマルチプレクサモジュール２の論
理アドレス回路ＡＬＣの詳細な例を示す。
理アドレス回路ＡＬＣの詳細な例を示す。
本例では論理アドレス信号Ａ。を、エミッタホロワとし
て接続され、コレクタが接地されたトランジスタＴ１１
のベースに供給するため、このアドレス信号へ。はほ
ぼ−領８ｖ（トランジスタの電圧ＶＢＨに相当する値）
だけ推移し、従って各々に２個のエミッタ結合トランジ
スタ（ＴＳ、ＴＳ） および（Ｔ７．Ｔｌ１）を設けた
２個のセルを有する論理段を動作させることができる。
て接続され、コレクタが接地されたトランジスタＴ１１
のベースに供給するため、このアドレス信号へ。はほ
ぼ−領８ｖ（トランジスタの電圧ＶＢＨに相当する値）
だけ推移し、従って各々に２個のエミッタ結合トランジ
スタ（ＴＳ、ＴＳ） および（Ｔ７．Ｔｌ１）を設けた
２個のセルを有する論理段を動作させることができる。
トランジスタＴｌ＋ は、これによってトランジスタＴ
６およびＴ８のベースを駆動すると共に電流源Ｉ′ｏに
より電流を受けるが、トランジスタＴ６およびＴ７のベ
ースにはほぼ一１ｖの基準電圧Ｖ’Ｂ２を供給する。即
ち論理アドレス信号Ａ。のレベルはトランジスタＴ＋１
（ＶＢＥ＝ ０．８Ｖ）！：より一１ｖに推移されてお
り、このトランジスタＴｌ＋ に低レベルおよび高レベ
ルの差の平均電圧値（−０，２２５ｍＶ）を供給する。
６およびＴ８のベースを駆動すると共に電流源Ｉ′ｏに
より電流を受けるが、トランジスタＴ６およびＴ７のベ
ースにはほぼ一１ｖの基準電圧Ｖ’Ｂ２を供給する。即
ち論理アドレス信号Ａ。のレベルはトランジスタＴ＋１
（ＶＢＥ＝ ０．８Ｖ）！：より一１ｖに推移されてお
り、このトランジスタＴｌ＋ に低レベルおよび高レベ
ルの差の平均電圧値（−０，２２５ｍＶ）を供給する。
トランジスタＴ５〜Ｔ８のコレクタを入力トランジスタ
Ｔ。−１３のエミッタに夫々接続する。
Ｔ。−１３のエミッタに夫々接続する。
エミッタホロワとして接続され、コレクタが接地された
トランジスタＴ、２のベースには論理アトサス信号Ａ、
を供給する。トランジスタＴ、２のエミッタをダイオー
ド貼に接続するため論理アドレス信号へ、は、はぼ−１
，６Ｖ （ダイオードの電圧により増大されトランジ
スタの電圧ｖＢｌ：に相当する値）だけ推移する。電流
源ド、から電流を受けるダイオードＤ、の陰極をトラン
ジスタＴ９のベースに接続し、トランジスタＴ９および
トランジスタＴＩｏのエミッタを相互接続し、このトラ
ンジスタＴ１ｏのベースに基準電圧ｖ′Ｂ３を印加する
。この基準電圧は、トランジスタＴ、２およびダイオー
ドＤ１による論理アドレス信号酷のレベルの推移（−１
，６Ｖ）を考慮してほぼ−１，８ｖ とする。トランジ
スタＴ９およ゛ びＴｌｏのエミッタを電流源Ｉに接続
し、トランジスタＴ９のコレクタをトランジスタＴ５お
よびＴ６の工ミッタに接続し、トランジスタＴＩＯのコ
レクタをトランジスタＴ７およびＴ８のエミッタに接続
する。
トランジスタＴ、２のベースには論理アトサス信号Ａ、
を供給する。トランジスタＴ、２のエミッタをダイオー
ド貼に接続するため論理アドレス信号へ、は、はぼ−１
，６Ｖ （ダイオードの電圧により増大されトランジ
スタの電圧ｖＢｌ：に相当する値）だけ推移する。電流
源ド、から電流を受けるダイオードＤ、の陰極をトラン
ジスタＴ９のベースに接続し、トランジスタＴ９および
トランジスタＴＩｏのエミッタを相互接続し、このトラ
ンジスタＴ１ｏのベースに基準電圧ｖ′Ｂ３を印加する
。この基準電圧は、トランジスタＴ、２およびダイオー
ドＤ１による論理アドレス信号酷のレベルの推移（−１
，６Ｖ）を考慮してほぼ−１，８ｖ とする。トランジ
スタＴ９およ゛ びＴｌｏのエミッタを電流源Ｉに接続
し、トランジスタＴ９のコレクタをトランジスタＴ５お
よびＴ６の工ミッタに接続し、トランジスタＴＩＯのコ
レクタをトランジスタＴ７およびＴ８のエミッタに接続
する。
前述した例で説明したようにトランジスタＴ２を選定す
るためにはアドレス信号としてＡ。＝０ （低レベルＢ
）およびＡ、＝０ （低レベルＢ）を選択する必要が
あり、従って電流ＩはトランジスタＴ、およびＴＩＯに
流れる。トランジスタＴ。を選択するためにはアドレス
信号はＡ。＝１（高レベルＨ）およびＡ１＝１（高レベ
ルＨ）とし、トランジスタＴ、に対してはアドレス信号
をＡ。−〇およびＡ＋＝１とし、トランジスタＴ３に対
してはアドレス信号をＡ。＝１およびＡ、＝０ とする
。
るためにはアドレス信号としてＡ。＝０ （低レベルＢ
）およびＡ、＝０ （低レベルＢ）を選択する必要が
あり、従って電流ＩはトランジスタＴ、およびＴＩＯに
流れる。トランジスタＴ。を選択するためにはアドレス
信号はＡ。＝１（高レベルＨ）およびＡ１＝１（高レベ
ルＨ）とし、トランジスタＴ、に対してはアドレス信号
をＡ。−〇およびＡ＋＝１とし、トランジスタＴ３に対
してはアドレス信号をＡ。＝１およびＡ、＝０ とする
。
第６図は第４図に示す１６チヤンネルマルチプレクサの
出力マルチプレクサモジュール１の好適な例を示す。本
例出力マルチプレクサモジュールは、論理入力信号Ｅ。
出力マルチプレクサモジュール１の好適な例を示す。本
例出力マルチプレクサモジュールは、論理入力信号Ｅ。
−Ｅ３を受ける４個の入力トラフジ１Ｔｏ−’ｒ３ト、
ヘースニ基準電圧ＶＢＩ ＝ ２２５ｍＶを受ける出
力トランジスタＴ、と、第５図に示す所と同一の素子を
有し、同一の基準電圧ＶＢ２およびＶＨ２を受ける論理
アドレス回路ＡＬＣとを具える。
ヘースニ基準電圧ＶＢＩ ＝ ２２５ｍＶを受ける出
力トランジスタＴ、と、第５図に示す所と同一の素子を
有し、同一の基準電圧ＶＢ２およびＶＨ２を受ける論理
アドレス回路ＡＬＣとを具える。
入力トランジスタＴ。−Ｔ３のコレクタは直接接地しな
い。即ちこれらコレクタは相互接続すると共にトランジ
スタＴ４のコレクタに設けた出力抵抗と同一値の抵抗Ｒ
，を経て接地する。これがため、トランジスタＴ。−Ｔ
３のコレクタによって反転出力端子を構成し、これに反
転出力信号Ｓを出力信号Ｓと同期して発生させる。かか
る出力信号ＳおよびＳの同時発生が可能となる理由は、
本発明によるマルチプレクサモジュール２の出力の高レ
ベルＨ′が標準０■レベルよりも僅かに低く、はぼ−５
ＱｍＶの値となるからである。このレベル差は、高入力
信号を受ける何れのトランジスタも飽和することなくト
ランジスタＴ。−Ｔ３のコレクタを抵抗Ｒ，によりバイ
アスするに充分である。
い。即ちこれらコレクタは相互接続すると共にトランジ
スタＴ４のコレクタに設けた出力抵抗と同一値の抵抗Ｒ
，を経て接地する。これがため、トランジスタＴ。−Ｔ
３のコレクタによって反転出力端子を構成し、これに反
転出力信号Ｓを出力信号Ｓと同期して発生させる。かか
る出力信号ＳおよびＳの同時発生が可能となる理由は、
本発明によるマルチプレクサモジュール２の出力の高レ
ベルＨ′が標準０■レベルよりも僅かに低く、はぼ−５
ＱｍＶの値となるからである。このレベル差は、高入力
信号を受ける何れのトランジスタも飽和することなくト
ランジスタＴ。−Ｔ３のコレクタを抵抗Ｒ，によりバイ
アスするに充分である。
第７図は第４図に示す１６チヤンネルマルチプレクサの
出力モジュール１の他の例を示す。本例出力モジュール
は、コレクタが接地され、ベースに入力信号Ｂ。−Ｂ、
を受ける４個の入力トランジスタＴｏ−Ｔ、と、ベース
に基準電圧ＶＢ＋ ＝＝２２５ ｍＶを受ける出力トラ
ンジスタＴ、と、第６図に示す所と同−の素子を有する
アドレス回路ＡＬＣとを具えるが、記憶トランジスタＴ
）ｌをトランジスタＴ４の出力信号Ｓに対する記憶素子
として用いる接続回路に電流源■を接続する点が第６図
に示すものとは相違する。
出力モジュール１の他の例を示す。本例出力モジュール
は、コレクタが接地され、ベースに入力信号Ｂ。−Ｂ、
を受ける４個の入力トランジスタＴｏ−Ｔ、と、ベース
に基準電圧ＶＢ＋ ＝＝２２５ ｍＶを受ける出力トラ
ンジスタＴ、と、第６図に示す所と同−の素子を有する
アドレス回路ＡＬＣとを具えるが、記憶トランジスタＴ
）ｌをトランジスタＴ４の出力信号Ｓに対する記憶素子
として用いる接続回路に電流源■を接続する点が第６図
に示すものとは相違する。
又、本例ではトランジスタＴＩ３を設けそのベースに記
憶制御信号Ｍを供給する。トランジスタＴＩ３のエミッ
タを２個の縦続接続されたダイオードＤ２およびＤ３を
経てトランジスタＴＩ４のベースに接続し、これらダイ
オードを電流源ド。に接続する。
憶制御信号Ｍを供給する。トランジスタＴＩ３のエミッ
タを２個の縦続接続されたダイオードＤ２およびＤ３を
経てトランジスタＴＩ４のベースに接続し、これらダイ
オードを電流源ド。に接続する。
トランジスタＴＩ４ のエミッタをトランジスタＴＩＳ
のエミッタに接続し、このトランジスタＴＩ５のベース
に基準電圧ＶＢ４＝ ＶＨ２ＶＢＥを印加する。トラン
ジスタＴ、４およびＴ’ｓのエミッタには電流源Ｉを接
続する。トランジスタＴｅａのコレクタをトランジスタ
Ｔ９およびＴＩｏのエミッタに接続する。
のエミッタに接続し、このトランジスタＴＩ５のベース
に基準電圧ＶＢ４＝ ＶＨ２ＶＢＥを印加する。トラン
ジスタＴ、４およびＴ’ｓのエミッタには電流源Ｉを接
続する。トランジスタＴｅａのコレクタをトランジスタ
Ｔ９およびＴＩｏのエミッタに接続する。
記憶トランジスタＴ、Ｉは、そのベースを出力トランジ
スタＴ４のコレクタに接続して出力信号Ｓを発生し、コ
レクタを接地し、エミッタをトランジスタＴ、の第５エ
ミツタに結合すると共にトランジスフＴ１５のコレクタ
に接続する。
スタＴ４のコレクタに接続して出力信号Ｓを発生し、コ
レクタを接地し、エミッタをトランジスタＴ、の第５エ
ミツタに結合すると共にトランジスフＴ１５のコレクタ
に接続する。
記憶制御信号Ｍが高レベルである場合には電流Ｉはトラ
ンジスタＴ、４ に流れて出力モジュールはマルチプレ
クサとして作動する。記憶制御信号Ｍが低レベルである
場合には電流■はトランジスタＴＩ５に流れ、入力端子
に到来する信号Ｂ。−Ｂ３に関係なくトランジスタＴ、
ｌにより出力信号Ｓの状態を保持する（記憶機能）。出
力信号Ｓが高レベルである場合にはベースにこの信号を
受けるトランジスタＴＭには電流■が流れ、これにより
出力信号Ｓを高レベルに保持する。しかし、出力信号Ｓ
が低レベルである場合にはトランジスタＴ４にも電流■
が流れる。その理由はトランジスタＴ、がそのベースに
到来する信号Ｓにより非導通状態にあるからである。
ンジスタＴ、４ に流れて出力モジュールはマルチプレ
クサとして作動する。記憶制御信号Ｍが低レベルである
場合には電流■はトランジスタＴＩ５に流れ、入力端子
に到来する信号Ｂ。−Ｂ３に関係なくトランジスタＴ、
ｌにより出力信号Ｓの状態を保持する（記憶機能）。出
力信号Ｓが高レベルである場合にはベースにこの信号を
受けるトランジスタＴＭには電流■が流れ、これにより
出力信号Ｓを高レベルに保持する。しかし、出力信号Ｓ
が低レベルである場合にはトランジスタＴ４にも電流■
が流れる。その理由はトランジスタＴ、がそのベースに
到来する信号Ｓにより非導通状態にあるからである。
第１図は４つの入力端子を有する既知のマルチプレクサ
モジュールの構成を示す回路図、第２ａ図は４つの入力
端子を有する本発明マルチプレクサモジュールの構成を
示す回路図、第２ｂ図は第２ａ図の出力トランジスタの
等価回路図、 第３図は第２８および２ｂ図に示すマルチプレクサモジ
ュールの作動を説明する回路図、 第４図は１６個の入力端子を有し、５個のマルチプレク
サモジュールを接続して構成した本発明マルチプレクサ
の構成を示すブロック図、第５図は第２図に示すマルチ
プレクサモジュールの詳細な接続配置を示す回路図、 第６図は非反転出力および反転出力を発生するように構
成した第４図のマルチプレクサモジュールの接続配置を
示す回路図、 第７図は記憶機能を有するように構成した第４図のマル
チプレクサモジュールの接続配置を示す回路図である。 １・・・マルチプレクサ ２・・・マルチプレクサモジュール Ｔｏ−７３・・・入力トランジスタ Ｔ４．Ｔ、’・・・マルチーエミック出力トランジスタ
Ｔ５〜Ｔ１．・・・トランジスタ Ｒ，、Ｒ’Ｓ・・・出力抵抗 ＡＬＣ・・・論理アドレス回路 ｓ、ｓ’・・・モジュールの出力信号 １、Ｉ’ｏ、Ｉ’＋・・・電流源 Ａｏ”Ａｓ・・・論理アドレス信号 Ｅｏ−Ｂ、・・・論理入力信号 ＶＢＩ〜ＶＢ４・・・基準電圧 Ｔｘ・・・ 記憶トランジスタ Ｄ、Ｄ＋〜Ｄ３・・・ ダイオード 特許出願人 エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン
モジュールの構成を示す回路図、第２ａ図は４つの入力
端子を有する本発明マルチプレクサモジュールの構成を
示す回路図、第２ｂ図は第２ａ図の出力トランジスタの
等価回路図、 第３図は第２８および２ｂ図に示すマルチプレクサモジ
ュールの作動を説明する回路図、 第４図は１６個の入力端子を有し、５個のマルチプレク
サモジュールを接続して構成した本発明マルチプレクサ
の構成を示すブロック図、第５図は第２図に示すマルチ
プレクサモジュールの詳細な接続配置を示す回路図、 第６図は非反転出力および反転出力を発生するように構
成した第４図のマルチプレクサモジュールの接続配置を
示す回路図、 第７図は記憶機能を有するように構成した第４図のマル
チプレクサモジュールの接続配置を示す回路図である。 １・・・マルチプレクサ ２・・・マルチプレクサモジュール Ｔｏ−７３・・・入力トランジスタ Ｔ４．Ｔ、’・・・マルチーエミック出力トランジスタ
Ｔ５〜Ｔ１．・・・トランジスタ Ｒ，、Ｒ’Ｓ・・・出力抵抗 ＡＬＣ・・・論理アドレス回路 ｓ、ｓ’・・・モジュールの出力信号 １、Ｉ’ｏ、Ｉ’＋・・・電流源 Ａｏ”Ａｓ・・・論理アドレス信号 Ｅｏ−Ｂ、・・・論理入力信号 ＶＢＩ〜ＶＢ４・・・基準電圧 Ｔｘ・・・ 記憶トランジスタ Ｄ、Ｄ＋〜Ｄ３・・・ ダイオード 特許出願人 エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン
Claims (1)
- 【特許請求の範囲】 １、各々が第１群の入力トランジスタのベースにより形
成された多数の入力端子を具え、この入力トランジスタ
のコレクタは第１給電源に接続し、エミッタは第１導電
型の第１半導体出力素子の電極に結合し、この第１半導
体出力素子は第１導電型の複数の電極および第１出力抵
抗を経て前記第１給電源に接続された第２導電型の１個
の電極を有し、ほかに、複数の入力端子を有し第２給電
源と称される第１電流源を前記第１群の入力トランジス
タのエミッタの１つに受信アドレスの関数として接続す
る第１論理アドレス回路を具えるディジタルマルチプレ
クサモジュールにおいて、前記第１半導体出力素子（Ｔ
′＿４）は１個の共通電極を有する複数のダイオードを
有し、これらダイオードの共通電極によって前記第２導
電型の電極を構成し、各ダイオードの他方の電極によっ
て前記第１導電型の電極の１つを夫々構成し、これによ
り第１半導体出力素子が基準出力電圧を有さないことを
特徴とするディジタルマルチプレクサモジュール。 ２、第１半導体出力素子を第１マルチ−エミッタ出力ト
ランジスタ（Ｔ′＿４）により形成し、この出力トラン
ジスタはそのベースおよびコレクタを相互接続してこれ
により第２導電型の電極を構成し、そのエミッタにより
第１導電型の電極を構成するようにしたことを特徴とす
る特許請求の範囲第１項に記載のディジタルマルチプレ
クサモジュール。 ３、入力端子の数を２＾ｎとし、第１論理アドレス回路
（ＡＬＣ）はｎ個の縦続接続された差動段（Ｔ＿５−−
−Ｔ＿１＿０）を有し、ｋ番目の差動段は各々が２個の
エミッタ結合されたトランジスタを有し、一方のトラン
ジスタがそのベースにｋ番目の基準アドレス電圧を受け
、他方のトランジスタがそのベースに論理段のアドレス
レベルを受ける２＾ｋ＾−＾１個の差動対を有し、ｎ−
１個の第１差動段の差動対のトランジスタのコレクタを
直接高いランクの差動段の差動対のトランジスタのエミ
ッタ共通接続点に接続し、ｎ番目の差動段のトランジス
タのコレクタの各々を入力トランジスタ（Ｔ＿０−−−
Ｔ＿３）のエミッタに接続するようにしたことを特徴と
する特許請求の範囲第１項又は第２項に記載のディジタ
ルマルチプレクサモジュール。 ４、Ｎ＾ｋ個の入力端子と、特許請求の範囲第１〜３項
の何れかの項に記載のＮ個の入力マルチプレクサモジュ
ールと、各々が前記入力マルチプレクサモジュールの１
つの出力信号を受けるｋ個の入力端子を有する１個の出
力マルチプレクサモジュールとを具えるディジタルマル
チプレクサにおいて、前記出力マルチプレクサモジュー
ルを特許請求の範囲第１〜３項の何れかの項に記載のデ
ィジタルマルチプレクサモジュールとしたことを特徴と
するディジタルマルチプレクサモジュール。 ５、Ｎ＾ｋ個の入力端子と、特許請求の範囲第１〜３項
の何れかの項に記載のＭ個の入力マルチプレクサモジュ
ールと、各々が前記入力マルチプレクサモジュールの１
つの出力信号を受けるｋ個の入力端子を有する１個の出
力マルチプレクサモジュールとを具えるディジタルマル
チプレクサにおいて、前記出力マルチプレクサモジュー
ルの各入力端子を第２群の入力トランジスタ（Ｅ＿０−
−−Ｅ＿３）のベースにより形成し、この入力トランジ
スタはそのコレクタを前記給電源に接続し、エミッタを
コレクタが第２出力抵抗（Ｒ＿Ｓ）を経て前記給電源に
接続され、且つベースに基準電圧（Ｖ＿Ｂ＿１を受ける
第２マルチ−エミッタ出力トランジスタのエミッタに結
合し、ほかに、前記出力マルチプレクサモジュールには
複数の入力端子を有し第２電流源を受信アドレスの関数
として前記入力トランジスタのエミッタの１つに接続す
る第２論理アドレス回路を設けるようにしたことを特徴
とするディジタルマルチプレクサモジュール。 ６、２＾ｎ個の入力端子を有し、特許請求の範囲第３項
および第５項の組合せに記載のディジタルマルチプレク
サにおいて、第２アドレス回路を第１アドレス回路と同
一の型のものとしたことを特徴とするディジタルマルチ
プレク。 ７、第１および第２電流源の強さ（Ｉ）を同一とすると
共に入力マルチプレクサモジュールの第１出力抵抗（Ｒ
′＿Ｓ）の値を出力マルチプレクサモジュールの第２出
力抵抗（Ｒ＿Ｓ）の値の２倍としたことを特徴とする特
許請求の範囲第５項又は第６項に記載のディジタルマル
チプレクサ。 ８、出力マルチプレクサモジュールの第２群の入力トラ
ンジスタ（Ｔ＿０−−−Ｔ＿３）のコレクタを相互接続
すると共に前記第２出力抵抗と同一の値を有する出力抵
抗（Ｒ＿Ｓ）を経て給電源に接続して第２群の入力トラ
ンジスタのコレクタの信号によりマルチプレクサの反転
論理出力信号（＠Ｓ＠）を構成するようにしたことを特
徴とする特許請求の範囲第５項乃至第７項の何れかの項
に記載のディジタルマルチプレクサ。 ９、第１および第２状態を有する論理記憶信号により制
御され、第１状態（多重化機能）で第２電流源を第２論
理アドレス回路に接続し、第２状態（記憶機能）で第２
電流源を記憶トランジスタ（Ｔ＿Ｍ）に接続する接続回
路を設け、この記憶トランジスタはそのエミッタを第２
出力トランジスタ（Ｔ＿４）のＮ＋１番目のエミッタに
接続し、ベースをこの出力トランジスタのコレクタに接
続し、コレクタを給電源に接続し、この記憶トランジス
タ（Ｔ＿Ｍ）によって第２状態で第２出力トランジスタ
（Ｔ＿４）のコレクタのレベルが保持されるようにした
ことを特徴とする特許請求の範囲第５項乃至第７項の何
れかの項に記載のディジタルマルチプレクサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8507122A FR2581811A1 (fr) | 1985-05-10 | 1985-05-10 | Module multiplexeur numerique a n entrees et multiplexeur a n2 entrees incorporant de tels modules |
| FR8507122 | 1985-05-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6210920A true JPS6210920A (ja) | 1987-01-19 |
Family
ID=9319152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61105851A Pending JPS6210920A (ja) | 1985-05-10 | 1986-05-10 | デイジタルマルチプレクサモジユ−ルおよびこのモジユ−ルを具えるマルチプレクサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4835771A (ja) |
| EP (1) | EP0201136B1 (ja) |
| JP (1) | JPS6210920A (ja) |
| DE (1) | DE3676223D1 (ja) |
| FR (1) | FR2581811A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146008A (ja) * | 1985-12-20 | 1987-06-30 | Hitachi Ltd | 選択回路 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047672A (en) * | 1989-03-31 | 1991-09-10 | Texas Instruments Incorporated | ECL/TTL conversion circuit and translation programmable array logic |
| NL9001442A (nl) * | 1990-06-22 | 1992-01-16 | Philips Nv | Vergrendelschakeling. |
| JP2990791B2 (ja) * | 1990-11-20 | 1999-12-13 | ソニー株式会社 | コレクタドットアンド回路 |
| DE59207510D1 (de) * | 1991-04-30 | 1996-12-19 | Siemens Ag | Schaltungsanordnung zum Schalten von Analogsignalen auf eine Ausgangsklemme |
| DE4114201C1 (en) * | 1991-04-30 | 1992-10-01 | Siemens Ag, 8000 Muenchen, De | Satellite transmitted wideband analogue video signal switch - has base terminal connected with output terminal and through current source to positive potential |
| US5124588A (en) * | 1991-05-01 | 1992-06-23 | North American Philips Corporation | Programmable combinational logic circuit |
| KR930003343Y1 (ko) * | 1991-05-31 | 1993-06-09 | 삼성전자 주식회사 | 멀티 플렉서의 출력 제어장치 |
| US5182467A (en) * | 1991-08-22 | 1993-01-26 | Triquint Semiconductor, Inc. | High performance multiplexer for improving bit error rate |
| US5331216A (en) * | 1992-11-10 | 1994-07-19 | International Business Machines Corporation | High speed multiplexer |
| US5600278A (en) * | 1995-02-03 | 1997-02-04 | Hewlett-Packard Company | Programmable instrumentation amplifier |
| US5570056A (en) * | 1995-06-07 | 1996-10-29 | Pacific Communication Sciences, Inc. | Bipolar analog multipliers for low voltage applications |
| FR2748816B1 (fr) * | 1996-05-17 | 1998-07-31 | Schlumberger Ind Sa | Dispositif ultrasonore de mesure de la vitesse d'ecoulement d'un fluide |
| US6137340A (en) * | 1998-08-11 | 2000-10-24 | Fairchild Semiconductor Corp | Low voltage, high speed multiplexer |
| US20080297227A1 (en) * | 2007-05-31 | 2008-12-04 | Micrel, Inc. | Integrated circuit system for analog switching |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55118229A (en) * | 1979-03-06 | 1980-09-11 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Multiplexer circuit |
| JPS5676840A (en) * | 1979-11-27 | 1981-06-24 | Oki Electric Ind Co Ltd | Decoder circuit |
| JPS5935281A (ja) * | 1982-08-23 | 1984-02-25 | Matsushita Electric Ind Co Ltd | 光学式読取り装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3539824A (en) * | 1968-09-03 | 1970-11-10 | Gen Electric | Current-mode data selector |
| DE1918873B2 (de) * | 1969-04-14 | 1972-07-27 | Siemens AG, 1000 Berlin u. 8000 München | Ecl-schaltkreis zur realisierung der und-verknuepfung |
| US3925651A (en) * | 1975-03-26 | 1975-12-09 | Honeywell Inf Systems | Current mode arithmetic logic array |
| US3984702A (en) * | 1975-12-02 | 1976-10-05 | Honeywell Information Systems, Inc. | N-bit register system using CML circuits |
| JPS5425613A (en) * | 1977-07-29 | 1979-02-26 | Toshiba Corp | Analog multiplexer |
| US4112314A (en) * | 1977-08-26 | 1978-09-05 | International Business Machines Corporation | Logical current switch |
| US4145623A (en) * | 1977-10-04 | 1979-03-20 | Burroughs Corporation | Current mode logic compatible emitter function type logic family |
| JPS55118228A (en) * | 1979-03-07 | 1980-09-11 | Toshiba Corp | Analog input unit |
| DE3204900C2 (de) * | 1982-02-12 | 1983-12-15 | Siemens AG, 1000 Berlin und 8000 München | Koppelanordnung |
| US4621201A (en) * | 1984-03-30 | 1986-11-04 | Trilogy Systems Corporation | Integrated circuit redundancy and method for achieving high-yield production |
| US4628216A (en) * | 1984-07-09 | 1986-12-09 | Advanced Micro Devices, Inc. | Merging of logic function circuits to ECL latch or flip-flop circuit |
| EP0176909B1 (de) * | 1984-09-24 | 1989-12-27 | Siemens Aktiengesellschaft | UND-Gatter für ECL-Schaltungen |
| EP0176908B1 (de) * | 1984-09-24 | 1990-01-24 | Siemens Aktiengesellschaft | UND-Gatter für ECL-Schaltungen |
-
1985
- 1985-05-10 FR FR8507122A patent/FR2581811A1/fr not_active Withdrawn
-
1986
- 1986-05-05 DE DE8686200781T patent/DE3676223D1/de not_active Expired - Lifetime
- 1986-05-05 EP EP86200781A patent/EP0201136B1/fr not_active Expired - Lifetime
- 1986-05-10 JP JP61105851A patent/JPS6210920A/ja active Pending
-
1988
- 1988-10-07 US US07/256,162 patent/US4835771A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55118229A (en) * | 1979-03-06 | 1980-09-11 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Multiplexer circuit |
| JPS5676840A (en) * | 1979-11-27 | 1981-06-24 | Oki Electric Ind Co Ltd | Decoder circuit |
| JPS5935281A (ja) * | 1982-08-23 | 1984-02-25 | Matsushita Electric Ind Co Ltd | 光学式読取り装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146008A (ja) * | 1985-12-20 | 1987-06-30 | Hitachi Ltd | 選択回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3676223D1 (de) | 1991-01-31 |
| EP0201136A1 (fr) | 1986-11-12 |
| EP0201136B1 (fr) | 1990-12-19 |
| US4835771A (en) | 1989-05-30 |
| FR2581811A1 (fr) | 1986-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6210920A (ja) | デイジタルマルチプレクサモジユ−ルおよびこのモジユ−ルを具えるマルチプレクサ | |
| US4625129A (en) | Electronic circuit device having a power supply level switching circuit | |
| US4607232A (en) | Low voltage amplifier circuit | |
| JPS5917895B2 (ja) | 集積回路デジタル−アナログ変換器 | |
| US4607177A (en) | Circuit arrangement for conversion TTL logic signals to ECL logic signals | |
| JPS60500987A (ja) | Ａｎｄ／ｎａｎｄ機能を備えたｔｔｌ−ｅｃｌ入力変換回路 | |
| US4982119A (en) | Comparator with latch circuit | |
| US4112314A (en) | Logical current switch | |
| EP0207159A1 (en) | Voltage comparator of a type of low power comsumption | |
| EP0333864B1 (en) | Emitter follower circuit | |
| US4435654A (en) | Output level adjustment means for low fanout ECL lacking emitter follower output | |
| US6166569A (en) | Test interface circuits with waveform synthesizers having reduced spurious signals | |
| US4602172A (en) | High input impedance circuit | |
| EP0098173B1 (en) | Semiconductor integrated-circuit apparatus | |
| US4742309A (en) | Line receiver | |
| JPH0554689A (ja) | サンプルホールド回路およびバツフア回路およびそれらを用いたサンプルホールド装置 | |
| US3946325A (en) | Transistor amplifier | |
| JPH0473806B2 (ja) | ||
| US4737664A (en) | Logic gates realized in differential cascode ECL technology | |
| US5170079A (en) | Collector dot and circuit with latched comparator | |
| US3972003A (en) | High speed current detection amplifier circuit | |
| US5844433A (en) | Sample/hold circuit with current mirror circuits | |
| US4446385A (en) | Voltage comparator with a wide common mode input voltage range | |
| US5043603A (en) | Input buffer circuit | |
| US5394080A (en) | Universal signal converter using multiple current mirrors |