JPS6211181A - 大規模集積回路用テスタ− - Google Patents
大規模集積回路用テスタ−Info
- Publication number
- JPS6211181A JPS6211181A JP60150404A JP15040485A JPS6211181A JP S6211181 A JPS6211181 A JP S6211181A JP 60150404 A JP60150404 A JP 60150404A JP 15040485 A JP15040485 A JP 15040485A JP S6211181 A JPS6211181 A JP S6211181A
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- tester
- external clock
- frequency multiplier
- Prior art date
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- Pending
Links
- 238000005259 measurement Methods 0.000 claims abstract description 16
- 230000001360 synchronised effect Effects 0.000 abstract description 6
- 230000003321 amplification Effects 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 230000009466 transformation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000011990 functional testing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模集積回路用テスター（以下ＬＳＩテスタ
ー）に関し、特にロジック系電気回路のファンクション
測定を行うＬＳＩテスターに関する。
ー）に関し、特にロジック系電気回路のファンクション
測定を行うＬＳＩテスターに関する。
第２図は従来のＬＳＩテスターの一例を示すブロック図
である。
である。
従来、この種のＬＳＩテスターは、システムクロック発
生回路８、テスターコントローラ９および測定部１０を
有し、そのシステムクロックはテスター固有のシステム
クロック発生回路８より発生・作成し、テストシステム
全体の時間的基準としていた。
生回路８、テスターコントローラ９および測定部１０を
有し、そのシステムクロックはテスター固有のシステム
クロック発生回路８より発生・作成し、テストシステム
全体の時間的基準としていた。
上述した従来のＬＳＩテスターは、基本クロックをテス
ター自体が作るため、被測定回路自体が発振動作を行っ
ている場合には、テスターと被測□定回路の時間的な一
致をとることができない。このため、ファンクションテ
ストを行う場合には、被測定回路にあらかじめ外部より
のクロックに同期させるための回路を追加しておき、測
定時にはテスター側よりクロックを入力し、テスターに
被測定回路を同期させることにより、ファンクションテ
ストを実施可能にしていた。
ター自体が作るため、被測定回路自体が発振動作を行っ
ている場合には、テスターと被測□定回路の時間的な一
致をとることができない。このため、ファンクションテ
ストを行う場合には、被測定回路にあらかじめ外部より
のクロックに同期させるための回路を追加しておき、測
定時にはテスター側よりクロックを入力し、テスターに
被測定回路を同期させることにより、ファンクションテ
ストを実施可能にしていた。
しかし、従来は測定の目的だけのための回路を追加する
ことが必要であり、また実際の使用条件と異なる測定条
件となるために、不良の検出が行われない等の欠点があ
る。さらに、被測定回路に外部クロックを入力できない
場合や、被測定回路自体の発生するクロックに同期して
動作する場合には、正確なファンクションテストができ
ないという欠点があった。
ことが必要であり、また実際の使用条件と異なる測定条
件となるために、不良の検出が行われない等の欠点があ
る。さらに、被測定回路に外部クロックを入力できない
場合や、被測定回路自体の発生するクロックに同期して
動作する場合には、正確なファンクションテストができ
ないという欠点があった。
本発明の大規模集積回路用テスターは、システムクロッ
クを発生するシステムクロ・ツク発生部と、制御部と、
測定部と、被測定回路からの外部クロックを入力する外
部クロック入力回路と、前記外部クロックを逓倍する周
波数逓倍回路と、前記システムクロックと前記周波数逓
倍回路からのクロックを同期させる位相同期ループ回路
と、前記システムクロックおよび前記外部クロックのい
ずれかを切り換えて前記測定部に与える切換回路とを備
えている。
クを発生するシステムクロ・ツク発生部と、制御部と、
測定部と、被測定回路からの外部クロックを入力する外
部クロック入力回路と、前記外部クロックを逓倍する周
波数逓倍回路と、前記システムクロックと前記周波数逓
倍回路からのクロックを同期させる位相同期ループ回路
と、前記システムクロックおよび前記外部クロックのい
ずれかを切り換えて前記測定部に与える切換回路とを備
えている。
次に、本発明について図面を参照して説明する。
第１図（ａ）ないしくｄ）は本発明のそれぞれ第１ない
し第４の実施例のブロック図である。
し第４の実施例のブロック図である。
第１の実施例において、外部クロック入力回路１は被測
定回路１０１からの外部クロックを入力し、増幅および
レベル変換を行う０周波数逓倍回路２は逓倍及の可変可
能な逓倍回路で、テスター全体の動作の制御を行うテス
ターコントローラ６よりの指令により、必要分だけ、外
部クロック入力回路１よりの信号を逓倍する０位相同期
ループ回路（以下ＰＬＬ回路）３はテスター自体の持っ
ているクロックを、周波数逓倍回路２よりの信号に同期
させる回路で、システムクロック発生回路５のクロック
を被測定回路のクロックに同期させる。切換回路４は本
実施例のテスターを、被測定回路１０１のクロックで測
定する同期測定と、テスタ一本来のクロックで測定する
非同期測定とを切換える。測定部７は被測定回路１０１
と接続し、この被測定回路１０１に対して必要な入力信
号を与えるとともに、テスターコントローラ６の指令に
基づいて、被測定回路１０１の出力信号に対する判定を
実行する。
定回路１０１からの外部クロックを入力し、増幅および
レベル変換を行う０周波数逓倍回路２は逓倍及の可変可
能な逓倍回路で、テスター全体の動作の制御を行うテス
ターコントローラ６よりの指令により、必要分だけ、外
部クロック入力回路１よりの信号を逓倍する０位相同期
ループ回路（以下ＰＬＬ回路）３はテスター自体の持っ
ているクロックを、周波数逓倍回路２よりの信号に同期
させる回路で、システムクロック発生回路５のクロック
を被測定回路のクロックに同期させる。切換回路４は本
実施例のテスターを、被測定回路１０１のクロックで測
定する同期測定と、テスタ一本来のクロックで測定する
非同期測定とを切換える。測定部７は被測定回路１０１
と接続し、この被測定回路１０１に対して必要な入力信
号を与えるとともに、テスターコントローラ６の指令に
基づいて、被測定回路１０１の出力信号に対する判定を
実行する。
第２の実施例は、第１の実施例における切換回路４を省
いた構成である０本実施例は、被測定回路が常に外部よ
りの時間的な同期を行わずに動作する場合におけるもの
であり、この場合にはシステムクロックは常に外部クロ
ック入力回路１よりの信号に同期していれば良いため、
切換回路を省略し、回路の簡素化を図っている。
いた構成である０本実施例は、被測定回路が常に外部よ
りの時間的な同期を行わずに動作する場合におけるもの
であり、この場合にはシステムクロックは常に外部クロ
ック入力回路１よりの信号に同期していれば良いため、
切換回路を省略し、回路の簡素化を図っている。
第３の実施例は、第１の実施例における周波数逓倍回路
２を省いた構成である０本実施例は、テスターのシステ
ムクロックとして使用可能な周波数範囲内に、外部クロ
ックがある場合におけるものであり、周波数逓倍回路を
省略し、回路の簡素化ができる。
２を省いた構成である０本実施例は、テスターのシステ
ムクロックとして使用可能な周波数範囲内に、外部クロ
ックがある場合におけるものであり、周波数逓倍回路を
省略し、回路の簡素化ができる。
第４の実施例は、第１の実施例における周波数逓倍回路
２と切換回路４を省いた構成である０本実施例は、上述
した第２の実施例と第３の実施例の条件、すなわち、常
にシステムクロックを外部クロックに同期して使用でき
、且つ外部クロックがシステムクロックとして使用可能
な周波数範囲にある条件の場合において、使用可能とな
るものであり、構成を大幅に簡素化することができる。
２と切換回路４を省いた構成である０本実施例は、上述
した第２の実施例と第３の実施例の条件、すなわち、常
にシステムクロックを外部クロックに同期して使用でき
、且つ外部クロックがシステムクロックとして使用可能
な周波数範囲にある条件の場合において、使用可能とな
るものであり、構成を大幅に簡素化することができる。
以上説明したように本発明は、テスター側に外部クロッ
ク入力回路、周波数逓倍回路、ＰＬＬ回路および切換回
路を設けることにより、従来測定が不可能であった被測
定回路自身がクロックを発生する回路であっても、測定
することができる効果がある。
ク入力回路、周波数逓倍回路、ＰＬＬ回路および切換回
路を設けることにより、従来測定が不可能であった被測
定回路自身がクロックを発生する回路であっても、測定
することができる効果がある。
第１図（ａ）ないしくｄ）は本発明のそれぞれ第１ない
し第４の実施例のブロック図、第２図は従来のＬＳＩテ
スターの一例を示すブロック図である。 １・・・外部クロック入力回路、２・・・周波数逓倍回
路、３・・・ＰＬＬ回路、４・・・切換回路、５．８ス
テムクロック発生回路、６．９・・・テスタートローラ
、７．１０・・・測定部。
し第４の実施例のブロック図、第２図は従来のＬＳＩテ
スターの一例を示すブロック図である。 １・・・外部クロック入力回路、２・・・周波数逓倍回
路、３・・・ＰＬＬ回路、４・・・切換回路、５．８ス
テムクロック発生回路、６．９・・・テスタートローラ
、７．１０・・・測定部。
Claims (1)
- システムクロックを発生するシステムクロック発生部と
、制御部と、測定部とを有する大規模集積回路用テスタ
ーにおいて、被測定回路からの外部クロックを入力する
外部クロック入力回路と、前記外部クロックを逓倍する
周波数逓倍回路と、前記システムクロックと前記周波数
逓倍回路からのクロックを同期させる位相同期ループ回
路と、前記システムクロックおよび前記外部クロックの
いずれかを切り換えて前記測定部に与える切換回路とを
備えることを特徴とする大規模集積回路用テスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150404A JPS6211181A (ja) | 1985-07-08 | 1985-07-08 | 大規模集積回路用テスタ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150404A JPS6211181A (ja) | 1985-07-08 | 1985-07-08 | 大規模集積回路用テスタ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211181A true JPS6211181A (ja) | 1987-01-20 |
Family
ID=15496225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150404A Pending JPS6211181A (ja) | 1985-07-08 | 1985-07-08 | 大規模集積回路用テスタ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211181A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997004327A1 (en) * | 1995-07-20 | 1997-02-06 | Advantest Corporation | Semiconductor tester synchronized with external clock |
| US6185510B1 (en) | 1997-03-27 | 2001-02-06 | Nec Corporation | PLL jitter measuring method and integrated circuit therewith |
| WO2003060533A1 (en) * | 2002-01-10 | 2003-07-24 | Advantest Corporation | Device for testing lsi to be measured, jitter analyzer, and phase difference detector |
| WO2003091742A1 (fr) * | 2002-04-26 | 2003-11-06 | Advantest Corporation | Dispositif d'essai a semi-conducteurs |
-
1985
- 1985-07-08 JP JP60150404A patent/JPS6211181A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997004327A1 (en) * | 1995-07-20 | 1997-02-06 | Advantest Corporation | Semiconductor tester synchronized with external clock |
| US5886536A (en) * | 1995-07-20 | 1999-03-23 | Advantest Corp. | Semiconductor tester synchronized with external clock |
| US6185510B1 (en) | 1997-03-27 | 2001-02-06 | Nec Corporation | PLL jitter measuring method and integrated circuit therewith |
| WO2003060533A1 (en) * | 2002-01-10 | 2003-07-24 | Advantest Corporation | Device for testing lsi to be measured, jitter analyzer, and phase difference detector |
| US7107166B2 (en) | 2002-01-10 | 2006-09-12 | Advantest Corp. | Device for testing LSI to be measured, jitter analyzer, and phase difference detector |
| WO2003091742A1 (fr) * | 2002-04-26 | 2003-11-06 | Advantest Corporation | Dispositif d'essai a semi-conducteurs |
| US7187192B2 (en) | 2002-04-26 | 2007-03-06 | Advantest Corp. | Semiconductor test device having clock recovery circuit |
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