JPS6211312A - Electromagnetic delay line - Google Patents
Electromagnetic delay lineInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は立ち上がり時間Ins以下の超高速信号を扱う
分布定数型の電磁遅延線に係り、特にチップ型の構成に
好通し、遅延時間の増大が容易で特性の良好な電磁遅延
線に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a distributed constant type electromagnetic delay line that handles ultra-high-speed signals with a rise time of Ins or less, and is particularly suitable for chip-type configurations, and is suitable for increasing delay time. This invention relates to electromagnetic delay lines that are easy to use and have good characteristics.
本発明者は、既にチップ型の構成に好適する分布定数型
電磁遅延線として、昭和60年3月15日付は特願昭6
0−52,670号をもって新規な構成を提案した。The present inventor has already filed a patent application filed on March 15, 1985 as a distributed constant type electromagnetic delay line suitable for a chip type structure.
No. 0-52,670 proposed a new configuration.
すなわち、複数の単位導線路を間隔を置いて積層するよ
うに配置し、これらの単位導線路の内の一つ置きの単位
導線路を他の単位導線路の中心線に対して間隔Tだけそ
の中心線をずらして配置し。In other words, a plurality of unit conductive lines are arranged in a stacked manner at intervals, and every other unit conductive line among these unit conductive lines is separated by a distance T from the center line of the other unit conductive lines. Place the center line off-center.
それら各単位導線路をその間隔Tと直交する方向の端部
で順次直列接続して実質的な単層ソレノイド状のインダ
クタンス素子を形成し、そして隣合う単位導線路間に誘
電体層を介して接地電極を対向して配置させたものであ
る。These unit conducting lines are sequentially connected in series at their ends in a direction perpendicular to the interval T to form a substantial single-layer solenoid-like inductance element, and a dielectric layer is interposed between adjacent unit conducting lines. Ground electrodes are placed facing each other.
このような電磁遅延線は超高速信号の扱いに通し1間隔
子およびインダクタンス素子のピッチPの比T/Pを特
に0<T/P<1の範囲に選定すれば、良好な遅延特性
が得られる。Such an electromagnetic delay line can be used to handle ultra-high-speed signals, and if the ratio T/P of the pitch P of the spacer and inductance element is selected in the range of 0<T/P<1, good delay characteristics can be obtained. It will be done.
しかし、このような電磁遅延線は2間隔Tおよびピッチ
Pを小さくして小型化を図ることが容易であるが、単位
導線路の幅をあまり小さくすることは困難であるため、
単位導線路の単位長さ当たりのインダクタンス分が小さ
くなりがちで、単位体積当たりの遅延時間を増加させ難
い。However, although it is easy to reduce the size of such an electromagnetic delay line by reducing the interval T and pitch P, it is difficult to reduce the width of the unit conductor line too much.
The inductance per unit length of the unit conductive line tends to be small, making it difficult to increase the delay time per unit volume.
また、たとえ単位導線路の幅を小さくしても。Also, even if the width of the unit conductor line is reduced.
インダクタンス分が増加する一方で、単位導線路と接地
電極間で得られる単位長さ当たりの静電容量が減少する
から、単位導線路のインダクタンス分および静電容量を
任意に選定し難く、設計の自由度を向上させるために更
に改良すべき点がある。While the inductance increases, the capacitance per unit length obtained between the unit conductor line and the ground electrode decreases, so it is difficult to arbitrarily select the inductance and capacitance of the unit conductor line, and the design There are points that need to be further improved to increase the degree of freedom.
そして、単位導線路の幅は、主にインダクタンス素子の
特性インピーダンスZOを所定の値にするために選定さ
れていた。The width of the unit conducting line was selected mainly to set the characteristic impedance ZO of the inductance element to a predetermined value.
本発明はこのような状況の下になされたもので。The present invention was made under these circumstances.
単位導線路を実質的に単層ソレノイド状に形成してなる
インダクタンス素子を用いたチップ型に適した電磁遅延
線において、大きな遅延時間を得るとともに設計の自由
度を向上させようとするものである。This is an electromagnetic delay line suitable for a chip type that uses an inductance element formed by forming a unit conductor line substantially in the shape of a single-layer solenoid, in order to obtain a large delay time and to improve the degree of freedom in design. .
このような問題点を解決するために本発明の電磁遅延線
は、複数の単位導線路を間隔を置いて積層するように配
置し、これらの単位導線路の内。In order to solve these problems, the electromagnetic delay line of the present invention has a plurality of unit conductive lines stacked at intervals, and among these unit conductive lines.
一つ置きの単位導線路を他の単位導線路の中心線に対し
て間隔Tだけその中心線をずらして配置し。Every other unit conducting line is arranged with its center line shifted by a distance T from the center line of the other unit conducting line.
それら各単位導線路をその間隔Tと直交する方向の端部
で順次直列接続して実質的な単層ソレノイド状のインダ
クタンス素子を形成し、隣合う単位導線路間に誘電体層
を介して接地電極を対向配置するとともに、その単位導
線路に接続された容量補償電極をその接地電極に対向し
て配置してなるものである。These unit conductor lines are sequentially connected in series at their ends in the direction perpendicular to the interval T to form a substantial single-layer solenoid-like inductance element, and grounded via a dielectric layer between adjacent unit conductor lines. The electrodes are arranged to face each other, and a capacitance compensation electrode connected to the unit conductive line is arranged to face the ground electrode.
このような手段により本発明の電磁遅延線は。 By such means, the electromagnetic delay line of the present invention can be obtained.
積層するようにして直列接続された単位導線路の幅を狭
くするとそのインダクタンス分が増大し。When the width of unit conductor lines connected in series in a stacked manner is narrowed, the inductance increases.
その単位導線路に接続して形成された容量補償電極によ
り、単位導線路の幅を狭くすることによって不足する静
電容量もしくはそれ以上の容量が容易に補償される。By narrowing the width of the unit conductive line, the capacitance compensating electrode formed in connection with the unit conductive line can easily compensate for insufficient capacitance or a larger capacity.
以下本発明の電磁遅延線の実施例を説明する。 Embodiments of the electromagnetic delay line of the present invention will be described below.
第1図は本発明の電磁遅延線の一実施例を構成するイン
ダクタンス素子の展開図であり9便宜上。FIG. 1 is a developed view of an inductance element constituting an embodiment of the electromagnetic delay line of the present invention, and is shown for convenience.
このインダクタンス素子から説明する。This inductance element will be explained first.
図において、桐油等からなる薄く細長い導電帯lには、
この長手方向に直交し、かつ長さP/2く符号Pは後述
するインダクタンス素子10の巻線ピッチ)の間隔で対
をなす第1の折曲部2a。In the figure, a thin and elongated conductive band l made of tung oil, etc.
The first bent portions 2a are perpendicular to this longitudinal direction and are paired at an interval of length P/2 (P is the winding pitch of the inductance element 10, which will be described later).
2b(実線)と、同様にP/2の間隔で対をなす第2の
折曲部3a、3b(破線)が、長さしの間隔を置いて交
互に形成されている。2b (solid line), and second bent portions 3a and 3b (broken line), which are also paired at an interval of P/2, are formed alternately at intervals of length.
これら第1の折曲部2a、2bの各々および第2の折曲
部3a、3bの各々は、同方向へ折り曲げられるように
なっているが、隣合う第1の折曲部2a、2bと第2の
折曲部3a、3bとでは逆方向へ折り曲げられるように
なっている。Each of the first bent parts 2a, 2b and each of the second bent parts 3a, 3b are bent in the same direction, but the adjacent first bent parts 2a, 2b The second bending portions 3a and 3b are bent in opposite directions.
導電帯1の長手方向に沿う一方の片端縁部1a(図中下
側)からは、第2の折曲部の一方3aと第1の折曲部の
一方2b間の長さしの部分においてL字状の切込み4が
形成されている。From one end edge 1a (lower side in the figure) along the longitudinal direction of the conductive band 1, a portion extending between one side 3a of the second bent part and one side 2b of the first bent part An L-shaped notch 4 is formed.
すなわち、この切込み4は、第2の折曲部3aに近い位
置であって9片端縁部1aから反対側の片端縁部1b(
図中上側)近くまで切り込まれるとともに、第1の折曲
部2b方向に直角に曲がってその近傍までそれに至らな
い長さでL字状に切り込まれている。That is, this cut 4 is located at a position close to the second bent portion 3a and extends from one end edge 1a to one end edge 1b (
It is cut in an L-shape to a length close to the first bent part 2b (upper side in the figure), and bent at a right angle to the first bent part 2b to a length that does not extend to the vicinity of the first bent part 2b.
第1の折曲部の他方2aと第2の折曲部の他方3b間の
長さしの部分には2片端縁部1bから同様なL字状の切
込み5が第1の折曲部の他方2aから第2の折曲部の他
方3bに向けて形成され。A similar L-shaped cut 5 is made from the two end edges 1b in the length between the other 2a of the first bent part and the other 3b of the second bent part. It is formed from the other side 2a toward the other side 3b of the second bent part.
全体として導電帯1には切込み4.5が両片端縁部1a
、lb双方から千鳥状に形成されている。As a whole, the conductive band 1 has a notch 4.5 at both ends 1a.
, lb are formed in a staggered manner.
ここで、導電帯1において、切込み4と片端縁部1bで
区画された長さL部分を第1の単位導線路6とし、切込
み5と片端縁部1aで区画された長さL部分を第2の単
位導線路7とすれば、第1゜第2の単位導線路6,7が
、第1.第2の折曲部2aと2b、3aと3bで挟まれ
た長さP/2部分を介して交互に一体的に連結して形成
されている。Here, in the conductive band 1, a length L portion divided by the notch 4 and one end edge 1b is defined as the first unit conducting line 6, and a length L portion divided by the notch 5 and one end edge 1a is defined as the first unit conducting line 6. 2 unit conductive lines 7, the 1st and 2nd unit conductive lines 6 and 7 are the 1st and 2nd unit conductive lines 7, respectively. The second bent portions 2a and 2b and 3a and 3b are integrally connected to each other alternately via portions having a length P/2.
一方、導電帯1にL字状の切込み4,5が形成されてい
ることにより、第1.第2の折曲部2aと2b、3aと
3bで挟まれた長さP/2部分近くでは、第1の単位導
線路6および長さP/2部分から電極8が、また第2の
単位導線路7および長さP/2部分から電極9が延設さ
れた状態となっている。換言すれば、第1.第2の単位
導線路6.7の中間に電極8または9が接続されている
。On the other hand, since the L-shaped cuts 4 and 5 are formed in the conductive band 1, the first. Near the length P/2 portion sandwiched between the second bent portions 2a and 2b and 3a and 3b, the electrode 8 is connected to the first unit conductive line 6 and the length P/2 portion, and the second unit The electrode 9 is extended from the conductive path 7 and the length P/2 portion. In other words, 1st. An electrode 8 or 9 is connected to the middle of the second unit conducting line 6.7.
そして、第1の単位導線路6の中心線Qと第2の単位導
線路7の中心線Rの間には間隔Tが生ずる。すなわち、
第1.第2の単位導線路6.7は互いに間隔Tずれて配
置されている。A distance T is created between the center line Q of the first unit conductive line 6 and the center line R of the second unit conductive line 7. That is,
1st. The second unit conductive lines 6.7 are arranged with a distance T shifted from each other.
このような導電帯lが、第1.第2の折曲部2a、2b
と3a、3bで交互に折り曲げられ、第2図に示すよう
に、第1.第2の単位導線路6゜7および電極8,9が
空隙を介して互いに面対向するインダクタンス素子10
が形成されている。Such a conductive band l is the first conductive band l. Second bent portions 2a, 2b
, 3a and 3b alternately, and as shown in FIG. An inductance element 10 in which a second unit conducting line 6°7 and electrodes 8 and 9 face each other through a gap.
is formed.
なお、第2図中符号Pは折れ曲げられたインダクタンス
素子10の巻線ピンチであり、符号Wはインダクタンス
素子10の幅である。Note that the symbol P in FIG. 2 is the winding pinch of the bent inductance element 10, and the symbol W is the width of the inductance element 10.
このインダクタンス素子10は、第1.第2の単位導線
路6.7の中心線Q、 Rが間隔Tだけ離れて配置され
ているから、第2図中の矢印の方向に電流の向きを定め
ると、第3図のように実質的に導体AをピッチP2間隔
Tで単層ソレノイド状にスペース巻線したインダクタン
ス素子と等価に構成されている。但し2巻線ピッチPや
間隔Tは導体間の中心間の距離である。This inductance element 10 includes the first. Since the center lines Q and R of the second unit conductor line 6.7 are placed apart by the distance T, if the direction of the current is determined in the direction of the arrow in FIG. Generally speaking, the structure is equivalent to an inductance element in which a conductor A is space-wound in a single-layer solenoid shape with a pitch P2 interval T. However, the pitch P and the interval T between the two windings are the distances between the centers of the conductors.
第4図〜第6図は上述したインダクタンス素子10を用
いた本発明の電磁遅延線の一実施例を示す平面図、側面
図および正面図(一部所面で示す)である。4 to 6 are a plan view, a side view, and a front view (partially shown) showing an embodiment of the electromagnetic delay line of the present invention using the above-mentioned inductance element 10.
図において、第2図で示したように、隣合う状態で面対
向する第1.第2の単位導線路6,7および電極8,9
間には2例えばふっ素樹脂等からなる誘電体層11が配
置されており、各誘電体層11の中央部には接地電極1
2が第1.第2の単位導線路6,7や電極8,9と平行
かつ面対向するように配置されている。In the figure, as shown in FIG. 2, the first two are adjacent and face to face. Second unit conducting lines 6, 7 and electrodes 8, 9
A dielectric layer 11 made of, for example, fluororesin is arranged between them, and a ground electrode 1 is placed in the center of each dielectric layer 11.
2 is the first. They are arranged parallel to and face to face with the second unit conducting lines 6 and 7 and the electrodes 8 and 9.
さらに、接地電極12は、インダクタンス素子10の端
面倒すなわち第2の単位導線路711(第6図中下面側
)にて共通接地電極13によって共通接続されて分布定
数型の電磁遅延線が構成されている。Further, the ground electrodes 12 are commonly connected by a common ground electrode 13 at the end surface of the inductance element 10, that is, at the second unit conductive line 711 (bottom side in FIG. 6), thereby forming a distributed constant type electromagnetic delay line. ing.
このように構成された電磁遅延線にあっては。In an electromagnetic delay line configured in this way.
導電帯1から複数の切込み4.5によって形成された各
電極8.9は接地電極12との間で後述する容量補償電
極を形成するとともに、第1.第2の単位導線路6,7
.誘電体層11や接地電極12が積層されているので、
チップ化に好適する構成となる。Each electrode 8.9 formed by a plurality of notches 4.5 from the conductive band 1 forms a capacitance compensation electrode, which will be described later, with the ground electrode 12, and also forms a capacitance compensation electrode to be described later. Second unit conducting lines 6, 7
.. Since the dielectric layer 11 and the ground electrode 12 are laminated,
The structure is suitable for chipping.
そして、各単位導線路6.7の幅を小さくすると、各単
位導線路6.7の単位長さ当たりのインダクタンス分が
増大する一方、各単位導線路6゜7にはこれから延設さ
れた電極8.9があるから。When the width of each unit conductor line 6.7 is made smaller, the inductance per unit length of each unit conductor line 6.7 increases, while each unit conductor line 6.7 has an electrode extending from now on. Because there is 8.9.
この電極8,9による容量分が付加されて容量が補償さ
れた状態となり、各単位導線路6,7の単位長さ当たり
の遅延時間が増大する。The capacitance due to the electrodes 8 and 9 is added to compensate for the capacitance, and the delay time per unit length of each unit conducting line 6 and 7 increases.
すなわら、各単位導線路6,7自体はその幅を小さくす
ると静電容量が小さくなるが、電極8゜9が容量補償電
極として機能してこれが付加される。That is, the capacitance of each unit conducting line 6, 7 itself becomes smaller when the width thereof is reduced, but the electrode 8.9 functions as a capacitance compensating electrode and is added thereto.
そのため、各単位導線路6,7のインダクタンス分と静
電容量の両方とも大きくすることが容易となって遅延時
間を増大することができるし、各単位導線路6.7の特
性インピーダンスZoがZO=7τ7万(但し、符号り
およびCは単位導線路6.7の単位長さ当たりのインダ
クタンス分および静電容量である)で決まるから、これ
を高くすることが容易である。Therefore, it is easy to increase both the inductance and the capacitance of each unit conductive line 6, 7, and the delay time can be increased, and the characteristic impedance Zo of each unit conductive line 6.7 is Since it is determined by =7τ70,000 (where the sign and C are the inductance and capacitance per unit length of the unit conducting line 6.7), it is easy to increase this value.
もちろん、切込み4.5を切り込む深さを大きくする等
して、単位導線路6,7の幅をより一層小さくするとと
もに容量補償電極8.9を大きくして、単位導線路6.
7で不足する静電容量以上の容量を容量補償電極8.9
で補償することも可能であり、この場合にはより大きな
遅延時間が得られる。Of course, by increasing the depth of the cuts 4.5, etc., the widths of the unit conductive lines 6, 7 are further reduced, and the capacitance compensation electrodes 8.9 are enlarged, so that the unit conductive lines 6.
Capacitance compensation electrode 8.9
It is also possible to compensate with , and in this case a larger delay time can be obtained.
この点、従来例では単位導線路のインダクタンス分と静
電容量の両方がその幅に関係していたので、電磁遅延線
の設計時における寸法選択の自由度が低かった。しかし
9本発明では、各単位導線路の幅と静電容量の幅を独立
して選択できるので。In this regard, in the conventional example, both the inductance and the capacitance of the unit conducting line were related to its width, so there was a low degree of freedom in selecting dimensions when designing the electromagnetic delay line. However, in the present invention, the width of each unit conducting line and the width of the capacitance can be independently selected.
設計の自由度が大きくなる。Greater freedom in design.
また第1.第2の単位導線路6.7において。Also number 1. In the second unit conductor line 6.7.
静電容量が増加し過ぎて特性インピーダンスが目標値よ
り低くなるおそれがある場合には、接地電極12にスリ
ットを形成する等して第1.第2の単位導線路6.7と
の対向面積を減らせばよい。If there is a risk that the capacitance increases too much and the characteristic impedance becomes lower than the target value, the first. What is necessary is to reduce the area facing the second unit conducting line 6.7.
さらに、接地電極12を1つ置きに除去し、除去した部
分では端に誘電体層11のみを配置すれば、容量補償電
極8.9が片面のみで接地電極12と対面して容量が減
少するから、静電容量が増加し過ぎるのを抑えることが
できる。Furthermore, if every other ground electrode 12 is removed and only the dielectric layer 11 is placed at the end of the removed portion, the capacitance compensation electrode 8.9 faces the ground electrode 12 on only one side, reducing the capacitance. Therefore, it is possible to prevent the capacitance from increasing too much.
次に1本発明の他の実施例を第7図および第8図で説明
する。Next, another embodiment of the present invention will be described with reference to FIGS. 7 and 8.
第7図の構成の電磁遅延線は、導電帯1に形成した第1
の折曲部2bと第2の折曲部3a間において2片端縁部
1aから複数のL字状の切込み14を所定の間隔で形成
し、第1の折曲部2aと第2の折曲部3b間においても
片端縁部1bから複数のL字状の切込み15を間隔を置
いて形成し。The electromagnetic delay line having the configuration shown in FIG.
A plurality of L-shaped cuts 14 are formed at predetermined intervals from the two end edges 1a between the bent portion 2b and the second bent portion 3a, and the first bent portion 2a and the second bent portion Also between the parts 3b, a plurality of L-shaped notches 15 are formed at intervals from one end edge 1b.
複数の切込み14と片端縁部1bで区画された部分で第
1の単位導線路16を形成する一方、複数の切込み15
と片端縁部1aで区画された部分で第2の単位導線路1
7を形成している。The first unit conductive path 16 is formed by a portion defined by the plurality of notches 14 and one end edge 1b, while the plurality of notches 15
The second unit conductor line 1 is defined by the one end edge 1a.
7 is formed.
従って、容量補償電極18.19は、切込み14.15
で区画されて形成されるとともに第1゜第2の単位導線
路16.17の途中からも延設された構成となっている
。Therefore, the capacitive compensation electrode 18.19 has a notch 14.15
It is formed so as to be partitioned into sections, and extends from the middle of the first and second unit conductive lines 16 and 17.
なお、各切込み14.15は、その切り込む深さを第1
図に示す切込み4,5と同様にしているが、第1.第2
の折曲部2b、3bに向けた部分が短くなっている。In addition, each cut 14.15 has a cutting depth of 1st.
The notches 4 and 5 shown in the figure are made similarly, but the first. Second
The portions facing the bent portions 2b and 3b are shortened.
さらに、第8図の構成は、第1.第2の折曲部2bと3
a問および第1.第2の折曲部2aと3b間の各々おい
て2両片端縁部1b、laからT字状の切込み20.2
1を各々複数形成し、切込み20.21で挟まれた部分
が第1.第2の単位導線路22.23となっており、容
量補償電極24.25が第1.第2の単位導線路22.
23の途中の両側から延設されている。Furthermore, the configuration of FIG. Second bent portions 2b and 3
Question a and 1st. A T-shaped cut 20.2 is made from the two end edges 1b and la at each of the second bent portions 2a and 3b.
A plurality of 1. The capacitance compensating electrode 24.25 serves as the second unit conducting line 22.23, and the capacitance compensation electrode 24.25 serves as the first unit conducting line 22.23. Second unit conducting line 22.
It extends from both sides in the middle of 23.
もっとも、第1.第2の単位導線路22.23はその中
心線が間隔Tで隔てられるように、切込み20より切込
み21の深さを小さくシ、第1゜第2の折曲部2aと3
b問および第1.第2の折曲部2bと3a間において2
両片端縁部1b、1aからの形成位置を交互に変えであ
る。However, first. The depth of the cut 21 is made smaller than the cut 20 so that the center lines of the second unit conductor paths 22 and 23 are separated by the interval T, and the second unit conductive line 22 and 23 are arranged so that the depth of the cut 21 is smaller than that of the cut 20, and the second unit conductive line 22, 23 is formed at the 1° second bent portion 2a and 3.
Question b and 1st. 2 between the second bent portions 2b and 3a
The formation positions from both edge portions 1b and 1a are alternately changed.
このように2本発明にあっては、導電帯1から切込み4
,5.14,15,20.21によって容量補償電極8
,9.1B、19,24.25を形成する例を示したが
、任意の手法によって単位導線路から容量補償電極を延
設するように形成できる。In this way, in the present invention, from the conductive band 1 to the cut 4
, 5.14, 15, 20.21 by capacitance compensation electrode 8
, 9.1B, 19, 24.25 is shown, however, the capacitance compensation electrodes can be formed to extend from the unit conductive line by any method.
また、インダクタンス素子にあっても、第1゜第2の単
位導線路を形成した導電帯を折り畳むようにして形成す
る例に限らず、独立した単位導線路を間隔Tを置いて交
互にずらせて積層し1間隔Tと直交する方向の端部で無
電解メッキ等で直列接続しても本発明の目的達成が可能
である。Furthermore, in the case of an inductance element, the formation is not limited to the example in which the conductive bands forming the first and second unit conductive lines are folded, but the independent unit conductive lines are alternately shifted at intervals T. The object of the present invention can also be achieved by stacking them and connecting them in series by electroless plating or the like at the ends in the direction perpendicular to the one interval T.
そして、容量補償電極は、単位導線路から延設させて形
成する以外に、単位導線路を接続する部分5例えば無電
解メッキ部を介する等して単位導線路に接続した状態で
配置されていればよい。In addition to being formed by extending from the unit conductive line, the capacitance compensation electrode may be arranged in a state where it is connected to the unit conductive line through a portion 5 that connects the unit conductive line, for example, through an electroless plating part. Bye.
以上説明したように本発明の電磁遅延線は、インダクタ
ンス素子を形成する単位導線路に容量補償電極を接続し
たので、単位導線路の幅を狭くしてインダクタンス分を
増大させかつ単位導線路で減少した静電容量を補償する
ことが容易となり。As explained above, in the electromagnetic delay line of the present invention, the capacitance compensation electrode is connected to the unit conductive line forming the inductance element, so the width of the unit conductive line is narrowed to increase the inductance, and the inductance is decreased in the unit conductive line. This makes it easier to compensate for capacitance caused by
チップ化とともに遅延時間の増大および小型化を図るこ
とができるし、設計の自由度が向上する。By using a chip, delay time can be increased and the size can be reduced, and the degree of freedom in design can be improved.
第1図および第2図は本発明の電磁遅延線を構成するイ
ンダクタンス素子を説明する展開図および斜視図、第3
図は第2図のインダクタンス素子と等価なインダクタン
ス素子を示す概略図9.第4図〜第6図は本発明の電磁
遅延線の一実施例を示す平面図、側面図および正面図(
一部所面で示す)、第7図および第8図は本発明の電磁
°遅延線の他の実施例を示す図である。
■・・・・・・・導電帯
2a、 2b・・・第1の折曲部
3a、3b・・・第2の折曲部
4.5,14,15,20.21
・・切込み
6.16.22・単位導線路
(第1の単位導線路)
7.17.23・単位導線路
(第2の単位導線路)
8.9.18,19,24.25
・・容量補償電極(電極)
10・・・・・・・インダクタンス素子11・・・・・
・・誘電体層
12・・・・・・・接地電極
Q、 R・・・・・・中心線
T・・・・・・・間隔
特許出願人 エルメック株式会社
第 1 図
第2図
第 3 図
第 4 囚 第 5 図M 6 図
第 7 図1 and 2 are a developed view and a perspective view illustrating an inductance element constituting the electromagnetic delay line of the present invention, and FIG.
The figure is a schematic diagram 9. showing an inductance element equivalent to the inductance element in Figure 2. 4 to 6 are a plan view, a side view, and a front view (
7 and 8 are diagrams showing other embodiments of the electromagnetic delay line of the present invention. ■...Conductive bands 2a, 2b...First bent portions 3a, 3b...Second bent portions 4.5, 14, 15, 20.21...Notches 6. 16.22・Unit conductor line (first unit conductor line) 7.17.23・Unit conductor line (second unit conductor line) 8.9.18,19,24.25 ・Capacity compensation electrode (electrode ) 10... Inductance element 11...
...Dielectric layer 12...Ground electrodes Q, R...Center line T...Spacing Patent applicant Elmec Co., Ltd. Figure 1 Figure 2 Figure 3 Prisoner 4 Figure 5 Figure M 6 Figure 7
Claims (1)
置きの単位導線路が他の単位導線路の中心線に対して間
隔Tだけその中心線をずらして配置され、かつ前記各単
位導線路が前記間隔Tと直交する方向の端部で順次直列
接続されたインダクタンス素子と、 隣合う前記単位導線路間において誘電体層を介して前記
単位導線路と対向して配置された接地電極と、 前記単位導線路に接続され前記接地電極に対向して配置
された容量補償電極と、 を具備してなることを特徴とする電磁遅延線。[Claims] Among a plurality of unit conductive lines stacked at intervals, every other unit conductive line is arranged with its center line shifted by a distance T from the center line of the other unit conductive lines. and an inductance element in which each of the unit conducting lines is sequentially connected in series at an end in a direction perpendicular to the interval T, and an inductance element facing the unit conducting line with a dielectric layer interposed between the adjacent unit conducting lines. 1. An electromagnetic delay line comprising: a ground electrode arranged as a base line; and a capacitive compensation electrode connected to the unit conductive line and disposed opposite the ground electrode.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15148885A JPS6211312A (en) | 1985-07-09 | 1985-07-09 | Electromagnetic delay line |
| US06/839,578 US4695812A (en) | 1985-03-15 | 1986-03-14 | Electromagnetic delay line with inductance element with transversely staggered stacked conducting portions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15148885A JPS6211312A (en) | 1985-07-09 | 1985-07-09 | Electromagnetic delay line |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6211312A true JPS6211312A (en) | 1987-01-20 |
| JPH0547004B2 JPH0547004B2 (en) | 1993-07-15 |
Family
ID=15519592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15148885A Granted JPS6211312A (en) | 1985-03-15 | 1985-07-09 | Electromagnetic delay line |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211312A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020157804A1 (en) * | 2019-01-28 | 2020-08-06 | 日本電業工作株式会社 | Transmission line and phase shifter |
-
1985
- 1985-07-09 JP JP15148885A patent/JPS6211312A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020157804A1 (en) * | 2019-01-28 | 2020-08-06 | 日本電業工作株式会社 | Transmission line and phase shifter |
| JPWO2020157804A1 (en) * | 2019-01-28 | 2021-11-11 | 日本電業工作株式会社 | Transmission line and phase shifter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547004B2 (en) | 1993-07-15 |
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