JPS62117190A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はダイナミックメモリ（ＤＲＡＭ）を高速化する
ためのセンス回路、出力回路の回路硝酸に関するもので
ある。

〔発明の背景〕

従来のＤＲＡＭは第１２図に示した様な基本回路構成を
用いている。（ＬＳＩハンドブックｐ４８６〜ｐ４９８
参照）すなわちメモリセル（ＭＣ）は絶縁ゲート形電界
効果トランジスタ（ＭＯＳトランジスタ）と蓄積容量Ｃ
３で構成したダイナミック形セルである。同図ではＩＴ
Ｒ形セルを用いているが、この他に３ＴＲ形、４ＴＲ形
のダイナミック形セルも一部で用いられている。この様
なセルを行列状に配置しメモリセルアレー（ＣＡ）を構
成する。第１３図は動作を示すタイミング図である。第
１２図と第１３図を用いてＤＲＡＭの動作を説明する。

第１３図でＣ８はチップ外部から与えられるクロックパ
ルスであり、本信号を基にチップ内部で必要になる各種
パルスを発生する。ここではＣ８が高電位（Ｈｉｇｈ）
でＤＲＡＭは待機状態、低電位（Ｌｏｗ）で動作状態と
なる場合を例示している。なお場合によっては、’８４
ＩＳＳＣＣｐ　２７６−２７７に示されているように、
アドレス入力の変化を検知してこれを基に各種パルスを
発する方法も考えられる。待機時（τＳ　：　Ｈｉｇｈ
）にはプリチャージ回路（ｐｃ）により予めデータ線り
、ＤをＶＨ電位（例えば−ＶｃｃここでＶｃｃは電源電
圧に設定しておく、動作時τＳ　：　Ｌｏｗ　）にはプ
リチャージ回路がオスになり、アドレス入力により所定
のワードＷが選択される。このワードに接続されたメモ
リセルのスイッチ用ＭＯＳトランジスタが導通し。

蓄積容量Ｃｇの電荷量すなわち記憶情報に応じてデータ
線電位が変化する。その後センスアンプＳＡ、アクティ
ブリストアＡＲを動作させ、データ線電位をほぼ電源電
圧ＶｃｃあるいはＧＮＤ電位にまで増幅する。なお、こ
こでは説明の都合上、ＳＡ、ＡＲを分けて示しているが
、これらをセンスアンプとして総称することもある。ま
た、その構成も種々ありえる。この後、アドレス信号に
より所定のφＹを選択し、これによってスイッチ用Ｍｏ
ＳトランジスタＭＹｔ、ＭＹｚを導通させる。

こうして共通データ線対Ｉ１０．Ｉ１０には２本の選択
データ線り、Ｄ電位に応じて電位差を生じる。この電位
差をメインアンプＭＡで増幅する。

また書込みの場合は書込み回路ＷｃをφＷで制御し、共
通データ線対をデータ人力ｄｉ、ｄｉに応じた電位とし
、選択列のデータ線と通してメモリセルＭＣに情報を書
き込む。なお第１３図の入出力信号レベル３丁などはＴ
ＴＬインターフェースを想定したものであるが、ＥＣＬ
インターフェースでは入出力レベルを高電位を一〇、９
　　Ｖ、低電位を−１，７ｖとし、電源電圧の正側をＧ
ＮＤ（ＯＶ）、負側をＶＥＥ　（−５，２Ｖ）　トすれ
ば良い。Ｃ８入力は前に述べたようにメモリの制御信号
であり待機時と動作時を切換えるものであるが、いわゆ
るアドレスマルチ方式のメモリでは、ＲＡＳ、ＣＡＳと
呼ぶ２信号を■のがわりに用いる。

さて従来のＤＲＡＭでは、共通データ線に取出した信号
をＭＯＳトランジスタを用いたメインアンプや出力回路
で増幅している。ＭＯＳトランジスタのゲート電圧の変
化に対するドレイン電流の変化量、すなわちコンダクタ
ンスｇｍが小さいことが知られているにの結果、従来技
術では上記共通データ線の信号を高感度でかつ高速に増
幅することが極めて困難であった。

〔発明の目的〕

本発明の目的は、上記従来技術の欠点を解決し高速のＤ
ＲＡＭを実現しようとするものである。

〔発明の概要〕

上記目的を達成するため、本発明では共通データ線対Ｉ
Ｏ，ＩＯ″に読出された選択列の微少な差動信号を、バ
イポーラトランジスタを用いた差動アンプで高感度、高
速に検出する。また、本発明によれば、センス回路を多
段に縦続接続しなくとも後段のバイポーラ出力回路で必
要な出力電圧を得ることができ、信号の低振幅化と論理
段数低減による高速化も期待できる。

〔発明の実施例〕

以下本発明を、実施例を用いて詳しく説明する。

第１図は本発明の原理的な構成を示す実施例である、同
図でメモリセルアレーＣＡ、センスアンプＳＡ、アクテ
ィブリストア回路ＡＲやプリチャージ回路ＰＣは第１２
図の従来ＤＲＡＭと共通である。

読出し時にはセンスアンプ、アクティブリストア回路が
動作し始めた後、φｙで列選択を行うと共通データ線に
設けた負荷抵抗Ｒｔ、　１１　ＲＬ　ｘの一方からり、
Ｄ−の低い方に向かって電流が流れ、共通データ線の一
方が高電位、他方が低電位となる。この電位差をバイポ
ーラ差動アンプＭＡで増幅し後段回路へ送る。バイポー
ラ差動アンプは高感度なので０．１　　Ｖ程度のベース
電位差でほぼ完全に電流スイッチを行うことができる。

従って共通データ線の信号電位変化の早い段階でバイポ
ーラアンプが動作し始める。第２図は本発明の効果を従
来技術と対比して説明する図である。

同図（Ａ）は従来技術によるメインアンプＭＡ、（Ｂ）
は本発明によるメインアンプＭＡの要部回路構成を示し
ている。（Ｃ）は両回路の入出力伝達特性を示しており
、破線が従来回路、実線が本光明回路による特性をそれ
ぞれ示している。横軸にメインアンプＭＡの差動入力電
圧ＶＩ　　Ｖｘ（丁／〇−Ｉ１０間電圧）、縦軸に出力
を示している。同図のように、本発明のメインアンプＭ
Ａではわずかな差動入力で出力はＨｅ　Ｏ″ｊ、１１１
＋＋の所定のレベルまで増幅される。すなわち、ＭＡの
感度を大幅に大きくできる訳である。これは、ＭｏＳト
ランジスタとバイポーラトランジスタでは入力電圧、す
なわち前者はゲート−ソース間電圧Ｖａｓ、後者はベー
ス−エミッタ間電圧ＶＦＳｇの変化に対する出力電流、
すなわち前者はドレイン電流ＩＱ、後者はコレクタ電流
Ｉｃの変化ｔ、いわゆる相互コンダクタンスｇ、が、後
者の方が大きいためである。すなわち、第２図のように
差動アンプの感度は所定の入力電圧に対して、対となる
それぞれのトランジスタに流れる電流比が大きい程、対
トランジスタ間のオン／オフ比は大となり、感度は高く
なる。この電流比はほぼトランジスタの相互コンダクタ
ンスｇ、に比例して大きくなり。

バイポーラトランジスタのｇ、が他方に比べ格段に大き
いためである。このトランジスタ間のｇ。

の相違はほぼ以下のように説明できる。

ＭＯＳトランジスタのドレイン電流ＩＤ■Ｄ＝β／２　
（Ｖｏｓ−ＶＴＲ）　　　　　　　　（１）と表わされ
る。ここでβ、ＶＴＲはそれぞれＭＯＳトランジスタの
チャネル導電率、しきい電圧。

Ｖａｓはゲート−ソース間電圧である。一方バイポーラ
トランジスタのコレクタ電流は、 βＴ と表わされる。ここでＩｓは逆方向飽和電流、ｋはボル
ツマン定数、ｑは電子の電荷量、Ｔは絶対温度、ＶＢＥ
はベース−エミッタ間電圧である。以上のようにＩｎ１
ｔ、Ｖｏｓの２乗に比例して変化するのに対し、ＩＣは
ＶＢＨの指数函数に比例して変化する。したがって、バ
イポーラトランジスタの相互コンダクタンスは大幅に大
きくなり、前記の対トランジスタに流れる電流比を大幅
に大きくできる。たとえば、通常用いられるトランジス
タ定数の範囲では、差動入力電圧を０．１　ｖとすると
この電流比は、Ｍｏ５ｔ−？ランジスタの場合は１．５
／１．バイポーラトランジスタの場合は２０／１となる
。その結果、バイポーラトランジスタを用いたＭＡでは
感度が極めて高くなる。

以上に述べたように、本発明によればＭＡの感度を従来
に比べ極めて高くできるためｌ１Ｏ−ｌ１Ｏ線にわずか
の読み出し信号が現われた時点で高感度に振幅が可能と
なるため、大幅な高速化が可能となる。またさらに高感
度のＭＡを用いているため、読み出し動作時のｌ１Ｏ−
ｌ１Ｏ線の信号の電圧増幅を小さく設定できるため、読
み出し信号が、Ｉｔ　１　？＃→“０”、もしくは“０
”→ｒｒ　１　ｎに変化する、いわゆる反転読み出しに
要する時間を大幅に短縮することが可能となる。

さて、以上述べた実施例において、書込み時にはφＷが
高電位となり、ｄｉ、ｄｉに応じて共通データ線の一方
を低電位、他方を高電位とし。

ＭＯＳトランジスタＭＹｘ、ＭＹｚを介してデータ線り
、Ｄの電位を書き込みデータに応じて設定する。この時
、書き込み回路ＷＣでｌ１Ｏ線の低電位側をよりＯｖに
近くして大振幅に駆動して、すなわちメモリセルに情報
ＩＩ　ＯＩ＋　−１１１″′間の電圧差の大きい信号を
書き込み、安定な動作を得るためにはＲ＋、工、　Ｒ＋
、ｚの抵抗値が大きい方が良い。このＲＬ工、ＲＬ２の
値は読出し時には時定数を小さくして高速化するため小
さい方が良いが、書込み時には上記のように大きい方が
良いので、可変抵抗とするのが望ましい。これはＭＯＳ
トランジスタで負荷抵抗を構成し、そのゲート電位を制
御すれば容易に実現できる。

第７図はその実施例であり、第１図の負荷抵抗をＭＯＳ
トランジスタで実現したものである。第１図との違いは
、負荷抵抗をＭ１〜Ｍ４で構成したこと、バイポーラの
差動アンプの定電流源をφ阿＾でオン、オフできる様に
したことである。また書込みドライバはＭＯＳトランジ
スタで具体的に構成した例を示している。読出し時には
φＲを）ｌｉｇｈ　。

φＷをＬｏｗとして、Ｍｓ、Ｍｙ、の等価抵抗値を小さ
くし、共通データ線の応答を速くする。読出し時の電位
は高電位側はＶ　ｃｃ　−Ｖ　ＴＨであり、低電位側は
Ｖｃｃ　−ＶＴＨ−Ｉ　ｓＸ　Ｒとなる、ＲはＭｌ、Ｍ
２の等価抵抗値、Ｉｓは列選択用ＭＯ８を介してデータ
線のセンスアンプに流れる電流である。読出し時にはデ
ータ線のＬｏｗ　レベルがＭｌあるいはＭ２によって供
給される電流によって上昇するのでメモリセルへの再書
込み電圧をＯｖとするには、メインアンプでの検出動作
が終った後、φＶをオフとする必要があることは従来の
ＤＲＡＭと同一である。

書き込み時にはφＷをＨｉｇｈ　、φＲをＬｏ％ｉとす
ることにより、ｄｉ、ｄｉに応じて、選択されたデータ
線のメモリセルに情報を書き込む。このときφＲをＬｏ
ｗとすることにより、Ｍｌｌ　ＭＳの等価抵抗値を大き
くとり共通データ線のＬｏｗ　レベルを下げやすくして
いる。これにより、高速の読み出し動作と安定な動作を
実現できる。また、バイポーラ差動アンプＭＡのコレク
タ出力には、複数の他のコレクタ出力を接続している。

この構成では例えばメモリセルアレーを複数のサブアレ
ー分割し、各サブアレー毎にバイポーラ差動アンプを設
けた時、選択サブアレーに属する差動アンプのみをφに
＾でオンすることより１選択サブアレーの情報のみをコ
レクタ出力に取出すことを可能にしている。

第４図は、第３図に対し、バイポーラ差動アンプのベー
ス入力にバイポーラの飽和を防止するためにエミッタフ
ォロワとダイオードによるレベルシフト回路を付加した
実施例であり、共通データ線Ｉ１０．Ｉ１０のＨｉｇｈ
レベルがたとえＶｃｃ電位になってもバイポーラトラン
ジスタのベース入力電位をＶ　ｃｃ　−２Ｖ　ＢＨに下
げているのでバイポーラトランジスタは飽和しない。こ
れにより、バイポーラの飽和現象を完全に防止でき、高
速のメモリが実現できる。

第５図は前述の飽和防止用のレベルシフトをバイポーラ
トランジスタのダーリントン接続で行ったものである。

これにより、第４図と同様の効果が得られる。

第６図は第４図の実施例に対しやはりバイポーラの飽和
防止用にバイポーラ差動アンプのベース入力と共通デー
タ線との間にＭＯｓトランジスタＭｗ８．　Ｍｌ４によ
るスイッチを付は加えたのが特徴である。Ｍｗｇ、　Ｍ
ｗ４をｐチャネルＭＯ８で構成すれば書込み回路のゲー
ト制御信号φＷをＭ　ｗ　ｓ　＋ＭＩＦ４の制御信号に
も利用できる。逆にＭＷＩＩ、　Ｍｌｌ４をｎチャンネ
ルＭＯＳで構成する場合はφＷと逆相の信号を印加すれ
ばよい。書込み時にφＷがＨｉｇｈとなりｄｉ＋ｄｉの
一方のＨｉ匹ｈレベルが共通データ線に現われてもＭ　
ｗ　ｓ　、　Ｍ　ｗ　ａがオフであるのでバイポーラト
ランジスタが飽和することはない。

また読出し時の共通データ線のＨｉｇｈレベルはＶｃｃ
−ＶＴ）Ｉであるので、このレベルがＭＷｓ、　Ｍｌｌ
４を介してベースに印加されてもバイポーラトランジス
タが飽和しない様にバイポーラ差動アンプとその負荷抵
抗を設計することは比較的容易である。これにより、第
４図と同様の効果が得られる。

以上に述べてきた第１図〜第６図の実施例ではφＶをオ
ンするタイミングについては言及してこなかったにれら
の実施例で共通に用い、また第１２図でも示したＭＯＳ
トランジスタＭ　’Ｙ　１　。

Ｍ　Ｙ　ｚでデータ線と共通データ線を接続する方式で
は、第１３図のタイミング図で例示した如く、ワード線
が選択され次にセンスアンプ、アクテイブリストア回路
が動作した後にφＶをオンさせる必要がある。なぜなら
センスアンプ、アクティブリストアが動作する以前にφ
Ｖをオンさせると、一般に共通データ線の寄生容量が大
きいのでメモリセルからデータ線に読出された信号は減
衰してしまい誤動作を起こすからである。センスアンプ
。

アクティブリストアの動作によりデータ線信号が定常レ
ベルまで達するにはこれらの回路の動作開始後３０〜５
０ｎｓ要する。

したがって従来ＤＲＡＭでは、データ線の電位が例えば
Ｖ　ｃｃ　−Ｖ　ＴＲ程度に充電されてから、φＶをオ
ンさせていたため、前に述べたＭＡの動作と共に高速化
のさまたげとなっていた。

本発明では第１１図の実線に示す様にセンスアンプ、ア
クティブリストア回路がオンして、データ線電位の増幅
開始後、データ線のＨｉｇｈ側が定常値例えばこれをＶ
ＣＣとするとＶｃｃ−ＩＶに達する以前にφＶをオンさ
せると、一層の高速化が可能である。第１１図では従来
ＤＲＡＭの動作タイミングの１側を波線で示した。実線
の様に速い位相でφＶをオンさせると、共通データ線に
も、その分だけ速く読出し信号を得ることができる。こ
の場合共通データ線に得られるｔ位差は小さくなるが、
バイポーラアンプは高感度なので十分に検出可能である
。書込み時にもφＶをオンさせるタイミングを読出し時
と同様に設定すわば良い、こうして読出しに要する遅れ
時間（アクセス時間に影響）と書込み橙をする時間（サ
イクル時間に影響）の両者を速めることができ、前述の
バイポーラトランジスタ利用による高速化と合わせ、Ｄ
ＲＡＭのアクセス時間やサイクル時間の大幅な高速化を
達成できる。

以上述べた各実施例はＭＡを構成するバイポーラトラン
ジスタのベース電流は例えば第１図のようにＩｌｏ、Ｉ
ｌｏに付加したＲＬ、１．　ＲＬ２で供給する例である
が、これをメモリアレー中のアクティブリストアにより
供給する構成も考えられる。

その場合Ｖｃａからバイポーラトランジスタへのベース
電流の供給能力を大きくするためにＡＲをＳＡより早い
時間に駆動する方式も考えられる。

以上は共通データ線信号を検出するためのバイポーラト
ランジスタを用いたメインアンプの回路構成について述
べてきた。次にメインアンプ以後、出力回路に至るまで
の構成について示す。第８図はＴＴＬインターフェース
のメインアンプ以後の回路構成の一実施例であり、第９
図はその動作波形を示している。Ｍ　Ａ　１〜ＭＡｎは
既に述べたバイポーラ差動アンプを用いたメインアンプ
でφ阿＾工〜φＭＡｎでオン、オフを制御する。ＬＣは
ラッチ回路であり、メモリアレーからの続出信号のデー
タをＶＣＬにがＨｉｇｈの期間に取込み、ＬＯＶの期間
はこれをホールドする。従ってワードが非選択になった
後も読出データを保持することができる。ＰＡは増幅回
路であり、０．３〜０．６ｖの入力振幅を約３ｖに増幅
し次段の０ＭＯ８で完全なＭＯＳレベル信号を発生する
。ＤＯＥは出力の制御信号であり、待機時あるいは書込
みサイクルにおいて、ＤＯＥ信号がＬｏｗレベルとなり
、出力端子を高インピーダンスにする。ＰＡの出力が正
常に切換った後、ＤＯＥをＨｉｇｈレベルに切換えると
、Ｄｏはメモリのであり、出力の取出し方も、前出願に
記載した様に、バイポーラとＭＯＳを組合せた種々の取
出し方が提案されている。

また、レベル増幅器ＰＡ以後をバイポーラのみで構成す
ることも可能である。本実施例によれば、ＭＡから出力
に至る回路はバイポーラトランジスタを主構成部品とし
ているため、極めて高速に動作することが可能となる。

第１０図は出力をＥＬＣインターフェースとする場合の
メインアンプ以後の出力回路構成を示す８この場合、メ
インアンプ以後は完全なバイポーラ回路である。ラッチ
回路の動作、ＤＯＥ信号の機能は第８図と等しい。但し
ＥＬＣインターフェースでは通常待機時あるいは書込み
時には、ＤＯＥをｔｈｉｇｈとし、ＤＯ高出力Ｌｏｗレ
ベルにする。読出し動作時にはＤＯＥをＬｏｗレベルと
し、メモリセルからの情報に応じてＤｏはｌ（ｉ　ｇ　
ｈあるいはＬｏｗとする。本実施例では第８図のＭＡの
出力振幅とＣＭＯ３の動作振幅まで増幅する必要がない
のでさらに高速となる。

第１１図はさらにラッチ回路と出力回路を共用したもの
であり、この回路の動作も第８図、第１０図と同様であ
るので詳しい説明は省略する。

本実施例では、ラッチ回路と出力回路を共用したことに
よりさらに高速動作が可能になる。

〔発明の効果〕

以上述べた様に本発明によれば従来のＤＲＡＭと共通の
メモリセルアレーと共通データ線を用いて構成し、メイ
ンアンプからの出力回路に本発明を適用してアクセス時
間の大幅な高速化ができる。すなわち、ＤＲＡＭのアク
セス時間を約１／３に、またサイクル時間を約１／２に
短縮できる。一方、チップ面積については、セルアレー
とその直接周辺は全〈従来のＭＯ５ＤＲＡＭ　と同一構
成とし、バイポーラトランジスタは少数の間接周辺回路
に用いるだけでよいのでチップ面積はほとんど増加しな
い。

【図面の簡単な説明】

第１図は本発明を適用したＤＲＡＭの概念図、第２図（
Ａ）はＭＯ３差動アンプの回路図、同（）３）はバイポ
ーラ差動アンプの回路図、同図（Ｃ）は（Ａ）図、（Ｂ
）図の回路の人、出力伝達特性図。 第３図〜第６図は共にＤＲＡＭのメインアンプにバイポ
ーラ差動アンプを用いた実施例、第７図は列選択の位相
を変えたデータ線と共通データ線の波形図、第８図はメ
インアンプからの出力回路に至るＴＴＬインタフェース
の回路系をバイポーラトランジスタを含む回路で構成し
た例、第９図はその動作タイミング図、第１０図はＥＬ
Ｌインターフェースのメインアンプから出力回路に至る
実施例、第１１図は第１０図でさらにラッチ回路を出力
回路内に複合したＥＣＬインターフェースの回路構成で
ある。第１２図は従来ＤＲＡＭの要部回路構成、第１３
図はその動作波形を示す図である。 ＭＣ・・・メモリセル、Ｃｓ・・・蓄積容量、Ｄ、Ｄ・
・・データ線、ＩＯ，ＩＯ・・・共通データ線、ＡＲ・
・・アクティブリストア回路、ＳＡ・・・センスアンプ
、ＣＡ・・・セルアレー、ＰＣ・・・プリチャージ回路
、ＭＡ・・・メインアンプ、ＷＣ・・・書込みゲート、
ＡＢ・・・ＣＡ。 ＡＲ，ＳＡ、ＰＣをまとめたもの、Ｗ・・・ワード信号
、φＰ・・・プリチャージ信号、ＶＨ・・・プリチャー
ジ電圧、φＳＡ、φＳ＾・・・センスアンプ、アクティ
ブリストリアの駆動信号、ｄｉｙｄｉ・＝ｌＦ込みデー
タ、φＮ・・・書込み制御信号、φＲ・・・読出し制御
信号φＹ・・・列選択信号、ＬＣ・・・ラッチ回路、Ｐ
Ａ・・・レベル増幅回路、Ｖｃｂに・・・ラッチストロ
ーブ信号、ＤＯＥ・・・出力制御信号、ＤＯ・・・メモ
リ出力。 竿１囚 竿２囚 （Ａ）　　　　　　　　　　　　　　　（８）（Ｃ） Ｖｔ−Ｖｚ（ｖツ キ３０ 竿５０ 寥６呂 ５　？ 竿９０ 家　、砲 ’ｆ−ｔｚ口 ｌＢ 竿１３図

Claims (1)

1. 【特許請求の範囲】 １、互いに直交して配置された複数のワード線と第１の
   データ線、該ワード線と該第１のデータ線の交点に配置
   されたＭＯＳトランジスタによりなるダイナミック形メ
   モリセル、該第１のデータ線とスイッチ手段を介して接
   続された第２のデータ線、第２のデータ線に接続された
   読み出し信号検出用の増幅回路と書き込み信号を与える
   ための書き込み回路からなる半導体記憶装置であって、
   該増幅回路は少なくとも１個以上のバイポーラトランジ
   スタを含んでなることを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   該メモリセルは、ゲート電極が該ワード線に、ドレイン
   もしくはソース電極が該第１のデータ線に接続されたＭ
   ＯＳトランジスタ、および電極の一端が該ＭＯＳトラン
   ジスタのソースもしくはドレイン電極に接続されたキャ
   パシタよりなることを特徴とする半導体記憶装置。 ３、特許請求の範囲第１項記載の半導体装置において、
   該第２のデータ線と電源端子との間に負荷素子が接続さ
   れていることを特徴とする半導体装置。 ４、特許請求の範囲第３項記載の半導体装置において、
   該負荷素子は該第２のデータ線と電源端子間の等価イン
   ピーダンスの可変手段を有し、該等価インピーダンスを
   読み出し動作時には低く、書き込み動作時には高く設定
   すること特徴とする半導体記憶装置。 ５、特許請求の範囲第１項記載の半導体装置において、
   該第２のデータ線と該増幅回路の入力との間に絶縁ゲー
   ト形トランジスタによるスイッチ手段を設け、書込み時
   には該スイッチをオフすることを特徴とする半導体記憶
   装置。