JPS621192A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＥＰＲＯＭ　（エレクトリカリ・プログラマブル・リー
ド・オンリー・メモリ）装置に利用して有効な技術に関
するものである。

〔背景技術〕

ＦＡＭＯ５（フローティング・アバランシュインジェク
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９９３号公報参照）。

ところで、半導体技術の進展によって素子の微細化が図
られている。この微細加工技術によって約１Ｍビットも
の大記憶容量を持つようなＥＰＲＯＭ装置が検討されて
いる。しかしながら、上記素子の微細化に伴い、そのフ
ローティングゲートへの電荷注入によってＦＡＭＯ５ｌ
−ランジスタの高くされるしきい値電圧は、約３〜３．
５ｖ程度にしかされなくなる。一方、上記フローティン
グゲートへの電荷注入がされないＦＡＭＯ３Ｉ−ランジ
スタのしきい値電圧は、約１〜１．５ｖのような低い電
圧にされる。これによって、書き込み効率、言い換える
ならば、上記高いしいき値電圧と低いしきい値電圧の差
Δｖｔｈは、約２ｖのような小さな電圧になってしまう
。これによって、その読み出し動作においてコントロー
ルゲートが結合されるワード線が約５■のような選択レ
ベルにされると、上記高いしきい値電圧にされたＦＡＭ
ＯＳトランジスタもオン状態にされるでしまうので、そ
の論理“０”、論理“１′の判定が困難になるものであ
る。特に、電源電圧Ｖｃｃは、通常５■±５％又は１１
０％のように変動許容幅を持つので、高い電圧にされた
時、上記判定が難しいものになってしまう。

〔発明の目的〕 この発明の目的は、電源電圧マージンの拡大を図った半
導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、Ｘアドレスデコーダ又はワード線に電圧クラ
ンプ回路を設けて、読み出し動作の時にワード線の電位
をその書き込み動作によって高（された記憶素子のしき
い値電圧近傍に制限するものである。

〔実施例１〕 第１図には、この発明が適用されたＥＰＲＯＭ装置の一
実施例の回路図が示されている。同図の。

各回路素子は、公知の微細加工技術によって、特に制限
されないが、１個の単結晶シリコンのような半導体基板
上において形成される。

この実施例のＥＰＲＯＭ装置は、特に制限されないが、
８つのデータ人出力端子を持つようにされ、８ビツト構
成のデータの書き込み及び読み出しが可能のようにされ
る。ＥＰＲＯＭ装置は、＋５ボルトのような電源電圧と
、十数ボルトのような高いレベルの書き込み電圧Ｖｌ）
Ｉ）とによって動作される。ＥＰＲＯＭ装置は、通常の
読み出し動作において＋５ｖのような電源電圧Ｖｃｃに
よって動作される。ＥＰＲＯＭ装置は、アドレス入力端
子を介して供給される外部アドレス信号、及び制御端子
ＣＥ、ＯＥ、ＰＧＭを介して供給されるチップイネーブ
ルｆＳ号、出力イネーブル信号、プログラム信号によっ
てその動作が制御される。

この実施例では、上記のように８ビツト構成のデータ書
き込み／読み出しを行うため、８組のメモリアレイＭ−
ＡＲＹとデータ人力／出力回路が設けられるが同図では
、そのうちの１つのメモリアレイＭ−ＡＲＹと、データ
入力回路ＤＩＢ及びデータ出力回路ＤＯＢが代表として
例示的に示されている。メモリアレイＭ−ＡＲＹは、複
数のＦＡＭＯＳトランジスタ（不揮発性メモリ素子・・
ＭＯ３ＦＥＴＱＩ〜Ｑ６）と、ワード線Ｗｌ、Ｗ２及び
データ線Ｄｉ、Ｄ２〜Ｄｎとにより構成されている。メ
モリアレイＭ−ＡＲＹにおいて、同じ行に配置されたＦ
ＡＭＯ３）ランジスタＱ１〜Ｑ３　（Ｑ４〜Ｑ６）のコ
ントロールゲートは、それぞれ対応するワード線Ｗ１．
Ｗ２に接続され、同じ列に配置されたＦＡＭＯ３ｌ−ラ
ンジスタＱｌ。

Ｑ６、Ｑ２．Ｑ５及びＱ３．Ｑ６のドレインは、それぞ
れ対応するデータ線Ｄ１〜Ｄｎに接続されている。上記
ＦＡＭＯ５）ランジスタの共通ソース線Ｃ８は、特に制
限されないが、接地されている。

この実施例のＥＰＲＯＭ装置は、図示しない外部端子を
介して供給されるＸ、Ｙアドレス信号を受けるアドレス
バッファＸＡＤＢ、ＹＡＤＢを含む。アドレスバッファ
ＸＡＤＢ、ＹＡＤＢによって形成された相補アドレス信
号は、アドレスデコーダＸＤＣＲ，ＹＤＣＲに供給され
る。同図においては、上記ＸアドレスバッファＸＡＤＢ
とＸアドレスデコーダＸＤＣＲを合わせて回路ブロック
ＸＡＤＢ　−ＤＣＲとして示し、上記Ｙアドレスバッフ
ァＹＡＤＢとＹアドレスデコーダＹＤＣＲを合わせて回
路ブロックＹＡＤＢ　−ＤＣＲとして示している。

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路Ｃ０ＮＴによって形成されるチッ
プ選択信号ｃｅによって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹ　（図示
しない他のメモリアレイに対しても同様）のワード線に
供給されるべき選択信号を形成する。Ｘアドレスデコー
ダＸＤＣＲは、特に制限されないが、＋５Ｖの電源電圧
によって動作される。それ故に、ロウアドレスデコーダ
ＸＤＣＲは、５ボルト系の選択信号を形成する。これに
対して、メモリアレイＭ−ＡＲＹによって必要とされる
選択信号のレベルは、読み出し動作においては後述する
ような電源電圧以下に低くされたハイレベルとはソ０■
のロウレベルであり、書き込み動作の時においてほり書
き込み電圧ＶＰＩＩＩレベルのハイレベルとはｘ’　ｏ
　ｖのロウレベルである。ＸアドレスデコーダＸＤＣＲ
から出力される５ｖ系の選択信号に応答してメモリアレ
イＭ−ＡＲＹのワード線をそれぞれ必要とされるレベル
にさせるために、ＸアドレスデコーダＸＤＣＲの出力端
子とメモリアレイの各ワード線との間にディプレッショ
ン型ＭＯ５ＦＥＴＱＩ　１ないしＱ１２が設けられてお
り、また、各ワード線と書き込み電圧端子ｖｐｐとの間
には書き込み高電圧負荷回路ＸＲが設けられている。書
き込み高電圧負荷回路ＸＲは、その詳細を図示しないが
、端子ＶＰＩ）と各ワード線との間にそれぞれ設けられ
た高抵抗ポリシリコン層からなるような複数の高抵抗素
子からなる。

上記ディプレッション型ＭＯ３ＦＥＴＱＩ　１ないしＱ
１２は、そのゲートに制御回路Ｃ０ＮＴから出力される
５■系の内部書き込み制御信号ｗｅが供給される。

読み出し動作なら、内部書き込み制御信号前ははＶ５Ｖ
のハイレベルにされる。この場合、ＭＯ３ＦＥＴＱＩ　
１ないしＱ１２のすべては、ＸアドレスデコーダＸＤＣ
Ｒから出力される５ｖ系の選択信号に対してオン状態に
される。それ故に、ＸアドレスデコーダＸＤＣＨの出力
がそのまま各ワード線に伝達される。

書き込み動作なら、内部書き込み制御信号マτは、はゾ
Ｏ■のロウレベルにされる。この場合、例えば、Ｘアド
レスデコーダＸＤＣＲから出力される信号のうち、ワー
ド線Ｗ１に対応される信号かはＶ５Ｖのハイレベル（選
択レベル）なう、ＭＯ３ＦＥＴＱＩ　１は、そのゲート
に加わる電圧がそのソースに加わる電圧に対して相対的
に負レベルにされるので自動的にオフ状態にされる。こ
れに応じて、ワード線Ｗｌは、回路ＸＲによってはｖｔ
き込み電圧■ｐｐのレベルのハイレベルにサレる。これ
に対し、例えば、ＸアドレスデコーダＸＤＣＨのワード
線Ｗ２に対応される信号かはｖ□■のロウレベルなら、
ＭＯ５ＦＥＴＱＩ　２はオン状態のままにされる。それ
故に、ワード線Ｗ２は、ロウアドレスデコーダＸＤＣＲ
によってはソＯｖのロウレベルにされる。

第１図においては、メモリアレイＭ−ＡＲＹに対して共
通データ線ＣＤが設けられている。メモリアレイＭ−Ａ
ＲＹのデータ線とそのメモリアレイに対応される共通デ
ータ線ＣＤとの間には、カラムスイッチ回路を構成する
ＭＯ３ＦＥＴＱ７〜Ｑ９が設けられている。

ＹアドレスデコーダＹＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号を形成する。Ｙアドレスデ
コーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様
に５Ｖ系の電源電圧によって動作される。Ｙアドレスデ
コーダＹＤＣＲから出力される選択信号は、カラムスイ
ッチ回路の制御のために利用される。ここで、カラムス
イッチ回路は、書き込み動作において、書き込み電圧レ
ベルの書き込み信号を伝送できる能力が必要とされる。

カラムスイッチＭＯＳ　Ｆ　ＥＴを十分にオンオフさせ
ることができるようにするため、ＹアドレスデコーダＹ
ＤＣＲの出力端子とカラムスイッチＭＯ５ＦＥＴのゲー
ト、すなわち、カラム選択線との間には、ディプレッシ
ョン型ＭＯ３ＦＥＴＱ１３〜Ｑ１５が配置されている。

これらＭＯ５ＦＥＴＱ１３ないしＱ１５のゲートには、
前記ＭＯ３ＦＥＴＱＩ　１ないしＱ１２と同様に、内部
書き込み制御信号石が供給される。カラム選択線のそれ
ぞれと、上記高電圧Ｖｃｃとの間には、上記ワード線の
それと類似の書き込み高電圧負荷回路ＹＲが設けられて
いる。

上記共通データ線ＣＤは、外部端子Ｉ１０から入力され
る書き込み信号を受けるデータ入力回路ＤＩＢの出力端
子に結合されている。データ入力回路ＤＩＢにおける出
力回路は、書き込み信号に従ってオン／オフ状態にされ
る出力ＭＯＳＦＥＴを介して書き込み電圧ｖｐｐを送出
する。この出力回路は、書き込みバルスマτがはゾ５ｖ
のようなハイレベル（読み出し動作）なら、その出力イ
ンピーダンスが高インピーダンス状態となるようにされ
る。

データ出力回路ＤＯＢの入力端子は、共通データ線ＣＤ
に結合される。データ出力回路ＤＯＢは、センスアンプ
と、その出力を受ける出力バッファから構成される。セ
ンスアンプは、特に制限されないが、共通データ線ＣＤ
にバイアス電流を供給するためのバイアス回路を持つ。

バイアス回路は、制御回路Ｃ０ＮＴから供給される読み
出し制御信号ｏｓ（図示せず）によって動作状態にされ
、その動作状態においてバイアス電流を出力する。バイ
アス回路は、適当なレベル検出機能を持つようにされる
。これによって、データ出力回路ＤＯＢの入力レベルが
所定電位以下の時にバイアス電流が形成され、入力レベ
ルが所定電位に達するとバイアス電流が実質的に０にな
るようにされる。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。

メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが高
いしきい値電圧（“０”）をもっている場合、共通デー
タ線ＣＤと回路の接地点との間に直流電流通路が形成さ
れない。この場合、共通データ線ＣＤは、センスアンプ
からの電流供給によって比較的ハイレベルにされる。セ
ンスアンプにおけるバイアス回路からのバイアス電流の
供給は、共通データ線ＣＤが所定電位に達すると実質的
に停止される。それ故に、共通データ線のハイレベルは
、比較的低い電位に制限される。

これに対して、メモリアレイＭ−ＡＲＹ内の選択された
メモリセルが低いしきい値電圧をもっている場合、共通
データ線ＣＤと回路の接地点との間にカラムスイッチＭ
ＯＳＦＥＴ、データ線、選択されたメモリセル及びＭＯ
３ＦＥＴＱ１０を介する直流電流経路が形成される。そ
れ故に、共通データ線ＣＤは、バイアス回路から供給さ
れるバイアス電流にかかわらずにロウレベルにされる。

このようなバイアス回路による共通データ線ＣＤのハイ
レベルとロウレベルとの振幅制限は、次の利点をもたら
す、すなわち、共通データ線ＣＤ等に信号変化速度を制
限する浮遊容量等の容量が存在するにかかわらずに、読
み出しの高速化を図ることができる。言い換えると、複
数のメモリセルからのデータを次々に読み出すような場
合において共通データ線Ｃ−Ｄの一方のレベルが他方の
レベルへ変化させられるまでの時間を短くすることがで
きる。

データ出力回路ＤＯＢにおける出カバソファは、その動
作が読み出し制御信号Ｏｅによって制御されるように構
成される。出カバソファは、制御信号ＯＳかは％／　５
　Ｖのようなハイレベルなら、センスアンプから供給さ
れる信号と対応するレベルのデータ信号を外部端子Ｉ１
０に出力する。これに対し、出力バッファは、制御信号
Ｏｅがはソｏｖのロウレベルなら、高出力インピーダン
ス状態となるようにされる。これによって、出力バッフ
ァは、書き込み動作時にデータ入出力端子Ｉ１０に供給
される書き込みデータ信号のレベルを制限しないように
される。

制御回路Ｃ０ＮＴは、ｉｌＲ電圧Ｖｃｃによって動作状
態にされ、外部端子から供給される書き込み高電圧ｖｐ
ｐ、チップイネーブル信号ＧＥ、出力イネーブル信号Ｏ
Ｒ及びプログラム信号ＰＧＭに応じて各種の制御信号を
形成する。

この実施例では、大記憶容量化のために、各素子は微細
加工技術によって形成される。このため、書き込みが行
われたＦＡＭＯ３）ランジスタの比較的高くされたしき
い値電圧は、３〜３．５ｖのように電源電圧Ｖｃｃ（５
Ｖ）より低い電圧にしかならない、このため、ワード線
の選択レベルを５■のような電圧にさせると、上記書き
込みが行われたＦＡＭＯ５ｌ−ランジスタもオン状態に
され、前述のようにその判定が回能になってしまう。

そこで、この実施例では、ワード線に対して次の電圧ク
ランプ回路が設けられる。・第１図において、電圧クラ
ンプ回路は、ワード線Ｗｌ、Ｗ２に一端が結合されたス
イッチＭＯ５ＦＥＴＱＩ　８゜Ｑｌ９と、その他端と回
路の接地電位点との間に設けられた定圧素子としてのツ
ェナーダイオード２０１、ＺＤ２により構成される。上
記スイッチＭＯ５ＦＥＴＱＩ　８．Ｑｌ　９のゲートに
は、読み出し動作の時にハイレベルにされる制御信号１
が供給される。また、上記ツェナーダイオード２Ｄｉ、
ＺＤ２は、約３．５ｖのような比較的ひくいしきい値電
圧を持つようにされる。

この実施例では、読み出し動作の時に上記制御ｆｆｔ号
ｗｅがハイレベルにされるから各スイッチＭＯ３ＦＥＴ
Ｑ１８．Ｑ１９はオン状態にされる。

これにより、ワード線Ｗｌ−，Ｗ２にはツェナーダイオ
ードＺＤ１．ＺＤ２が結合される。それ故に、アドレス
デコーダＸＤＣＲが約５ｖのような選択レベルを１つの
ワード線に伝えると、それに結合されたツェナーダイオ
ードＺＤがオン状態になってワード線の電位をそのしき
い値電圧である約３゜５ｖのような低い電圧にクランプ
させる。これによって、ワード線の電位が低くされるか
ら、これに結合され、上記書き込みが行われたことによ
って高いしきい値電圧を持つようにされたＦ　ＡＭＯＳ
トランジスタをオフ状態又はウィークリイにしかオン状
態にさせない。これによって、高いしきい値電圧を持つ
ようにされたＦＡＭＯ３Ｉ−ランジスタは、低いしいき
値電圧を持つようにされたＦＡＭＯ５Ｉ−ランジスタに
流れる電流に比べて無視できる程度の微少電流しか流さ
なくさせることができる。これによって、その判定が容
易に行えることができる。

〔実施例２〕 第２図には、この発明の他の一実施例の要部回路図が示
されている。

同図において、ナンド（ＮＡＮＤ）ゲート回路Ｇは、前
記アドレスデコーダＸＤＣＨの単位回路を構成する。こ
の実施例では、書き込み動作の時に上記単位回路の出力
信号は、次のレベル変換回路によって高レベルに変換さ
れる。

レベル変換回路は、高電圧端子ｖｐｐを受けて動作する
ＰチャンネルＭＯＳＦＥＴＱ２２とＮチャンネルＭＯ３
ＦＥＴＱ２１からなるＣＭＯＳインバータ回路と、この
インバータ回路の出力信号（ワード線）がゲートに供給
され、上記ＣＭＯＳインバータ回路の入力端子と上記高
電圧端子ＶＰｐとの間に設けられたＰチャンネルＭＯ３
ＦＥＴＱ２３及び上記ナントゲート回路Ｇの出力信号を
上記ＣＭＯＳインバータ回路の入力端子へ伝えるカッ）
ＭＯ５ＦＥＴＱ２０とにより構成される。上記ＭＯ３Ｆ
ＥＴＱ２０のゲートには、特に制限されないが、定常的
に電源電圧Ｖｃｃが供給される。これに代えて、ＭＯＳ
ＦＥＴＱ２０のゲートにアドレス信号を供給するもので
あってもよい。

書き込み動作において、高電圧端子ＶＰＰに約十数Ｖの
高い電圧が供給された時、ナントゲート回路Ｇの出力信
号がロウレベルなら、ＮチャンネルＭＯ５ＦＥＴＱ２１
はオフ状態に、ＰチャンネルＭＯ３ＦＥＴＱ２２はオン
状態にされるので、出力端子（ワード線）は、上記高電
圧ＶＰＩ）のような高い選択レベルにされる。上記ナン
トゲート回路Ｇの出力信号が約５■のようなハイレベル
なら、ＮチャンネルＭＯＳＦＥＴＱ２０がオン状態にさ
れる。これにより、ワード線の電位は接地電位のような
低いレベルにされる。この低いレベルによってＰチャン
ネルＭＯ３ＦＥＴＱ２３はオン状態にされ、Ｐチャンネ
ルＭＯ５ＦＥＴＱ２２のゲート電圧を高電圧ＶＰＩ）の
ような高レベルにさせるので、ＰチャンネルＭＯ３ＦＥ
ＴＱ２２をオフ状態にさせる。これによって、ＣＭＯＳ
インバータ回路には直流電流が発生しない、また、上記
ＰチャンネルＭＯ５ＦＥＴＱ２３のオン状態によって、
ＣＭＯＳインバータ回路の入力端子の電位が高くされる
ので、ＭＯＳＦＥＴ”Ｑ２０はオフ状態にされる。これ
により、高電圧ＶＰ９からナンドゲート回路Ｇの図示し
ない電源電圧Ｖｃｃへ直流電流が流れ込むのが防止でき
る。

また、読み出し動作の時にワード線の電位を上述のよう
に電源電圧Ｖｃｃ以下の低いレベルにクランプさせるた
め、この実施例では、次の電圧クランプ回路が設けられ
る。ディプレッション型ＭＯ３ＦＥＴＱ２７とエンハン
スメント型ＭＯ３ＦＦｉ。

ＴＱ２Ｂは、直列接続されるとともにそのゲートがその
接続点に結合されることによって定電圧回路を構成する
。この定電圧回路は、上記ＭＯ５ＦＥＴＧ１２７とＱ２
８のサイズ比（コンダクタンス比）に従った定電圧を形
成する。この実施例では、選択されたワード線に対して
上記定電圧回路を動作状態にしてそのワード線と結合さ
せるため、ワード線と上記定電圧回路の出力端子との間
には読み出し動作の時にハイレベルにされる制御信号マ
Ｔを受ける伝送ゲートＭＯ３ＦＥＴＱ２７が設けられる
。また、ワード線は、ＭＯＳＦＥＴＱ２５のゲートに伝
えられる。このＭＯＳＦＥＴＱ２５のソースは回路の接
地電位点に結合され、そのドレインと電源電圧Ｖｃｃと
の間には、上記制御信号マτによってオン状態にされる
負荷ＭＯ３ＦＥＴＱ２４が設けられる。このＭＯ３ＦＥ
ＴＱ２４と上記ＭＯ５ＦＥＴＱ２５からなる電圧検出回
路の出力信号は、インバータ回路ＩＶＩを通して上記定
電圧回路に接地電位を供給するＭＯ５ＦＥＴＱ２９のゲ
ートに伝えられる。

読み出し動作において、ワード線Ｗ１が選択されると、
ＭＯ３ＦＥＴＱ２５がオン状態にされる。

これにより、インバータ回路ＩＶＩの出力信号がハイレ
ベルにされ、ＭＯ５ＦＥＴＱ２９がオン状態にされる。

したがって、このワード線Ｗｌに結合された定電圧回路
が動作状態にされ、ワード線Ｗ１の電位を約３．５ｖの
ような比較的低い定電圧に制限する。

読み出し動作において、ワード線Ｗ１が非選択のロウレ
ベルなら、上記ＭＯ３ＦＥＴＱ２５はオフ状態のままに
される。これにより、定電圧回路のＭＯＳＦＥＴＱ２９
はオフ状態にされ、定電圧動作を行わない。したがって
、ワード線はアドレスデコーダのロウレベルに従った電
位にされる。

また、書き込み動作なら、上記制御信号；τのロウレベ
ルによって、上記ＭＯ３ＦＥＴＱ２４゜Ｑ２７はオフ状
態にされる。これにより、書き込み動作においてワード
線が高レベルにされることによりＭＯＳＦＥＴＱ２５が
オン状態にされる。

このＭＯ３ＦＥＴＱ２５のオン状態によっ−ご上記同様
に定電圧回路は動作状態にされるが、上記ＭＯＳ　Ｆ　
Ｅ　’Ｔ”　Ｑ　２７がオフ状態にされているので、ワ
ード線Ｗ１の電位は高電圧にされる。

なお、通常、読み出し動作の時には、高電圧■ｐｐには
、電源電圧Ｖｃｃと同じ５■の電圧が供給されるが、こ
れに代えて、上記のような低い電圧を外部端子ｖｐｐに
供給することにより、レベル変換回路の動作電圧が低く
される。これにより、前記類像のレベル変換動作により
、直接的にワード線の選択レベルを低くさせることがで
きる。この場合には、上記定電圧回路を設ける必要がな
く、極めて簡単に、ワード線のレベルを制限させること
ができるものである。

〔効　果〕

■読み出し動作時のワード線の電位をその書き込み動作
によって記憶素子の比較的高くされたしきい値電圧に見
合った低い電圧に設定することにより、その読み出しの
判定を容易にすることができるという効果が得られる。

（２）上記（１）により、素子の微細化によりしきい値
電圧が低くされる記憶素子を使用できるので、大記憶容
量化又はチップサイズの小型化を実現できるという効果
が得られる。

（３）上記（１）により、電源電圧マージンの向上が図
られ、安定した高速読み出しを行うことができるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、電圧クランプ
回路は、ＭＯＳＦＥＴのしきい値電圧を利用した定電圧
素子を利用するものであうでもよい、この場合、Ｍ　Ｏ
’Ｓ　Ｆ　Ｅ　Ｔのしきい値電圧は、比較的小さな電圧
であるので、複数個のＭＯＳ　Ｆ　ＥＴを直列接続して
必要な定電圧を形成すればよい、また、電圧クランプ回
路を設けることによって、ワード線の負荷が重くなり、
その結果ワード線の選択レベル−〇立ち上がりが遅くさ
れる場合には、ワード線の選択レベルの遅延信号を形成
して、ワード線のレベルが一定のレベルに達した後に電
圧クランプ回路をワード線に結合させるものであっても
よい。

さらに、Ｘアドレスデコーダの出力電圧を読み出し動作
の時には比較的低くさせることによって、ワード線の選
択レベルの設定を行うものであってもよい。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置に
適用した場合について説明したが、これに限定されるも
のではなく、ＭＮＯＳ　（メタル・ナイトライド・オキ
サイド・セミコンダクタンのような記憶素子を用い−で
電気的な消去を行うことができるＥＥＰＲＯＭ等にも同
様に適用できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図、 第２図は、この発明の他の一実施例を示す要部回路図で
ある。 ＸＡＤＢ　−ＤＣＲ・・Ｘアドレスバッファ・デコーダ
、ＹＡＤＢ　−ＤＣＲ・・Ｙアドレスバッファ・デコー
ダ、Ｍ−ＡＲＹ・・メモリアレイ、ＤＯＢ・・データ信
号回路、ＤＩＢ・・データ入力回路、Ｃ０ＮＴ・・制御
回路

Claims (1)

1. 【特許請求の範囲】 １、書き込み情報に従って比較的高いしきい値電圧か低
   いしきい値電圧を持つようにされる記憶素子がマトリッ
   クス配置されて構成されるメモリアレイと、上記メモリ
   アレイにおける記憶素子の制御端子が結合されるワード
   線又はアドレスデコーダに設けられ、読み出し動作の時
   に上記ワード線の電位を上記記憶素子における比較的高
   いしきい値電圧近傍の電圧に制限する電圧クランプ回路
   とを備えてなることを特徴とする半導体記憶装置。 ２、上記電圧クランプ回路は、上記電圧に設定された定
   電圧を形成する定電素子と、この定電圧素子を読み出し
   動作の時にワード線に結合させるスイッチ手段とにより
   構成されるものであることを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。 ３、上記記憶素子の比較的高いしきい値電圧は、電源電
   圧以下にされる不揮発性半導体記憶素子であることを特
   徴とする特許請求の範囲第１又は第２項記載の半導体記
   憶装置。