JPS62130065A - シエ−デイング補正回路 - Google Patents
シエ−デイング補正回路Info
- Publication number
- JPS62130065A JPS62130065A JP60269291A JP26929185A JPS62130065A JP S62130065 A JPS62130065 A JP S62130065A JP 60269291 A JP60269291 A JP 60269291A JP 26929185 A JP26929185 A JP 26929185A JP S62130065 A JPS62130065 A JP S62130065A
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- JP
- Japan
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- sensor
- signal
- converter
- rom
- level
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ファクシミリ、複写機等の光学読取りセンサ
ーのシェーディング補正回路に係り、特にビット毎に出
力パラツキの多いセンサーや多段階調レベルを必要とす
るハーフトーン再現等に使用するのに好適なシェーディ
ング補正回路に関する、 〔発明の背景〕 従来より使用されている／ニーディング補正方法として
は、シェーディング補正用ＬＳＩ。
ーのシェーディング補正回路に係り、特にビット毎に出
力パラツキの多いセンサーや多段階調レベルを必要とす
るハーフトーン再現等に使用するのに好適なシェーディ
ング補正回路に関する、 〔発明の背景〕 従来より使用されている／ニーディング補正方法として
は、シェーディング補正用ＬＳＩ。
ＨＤ−４６３０４を使用し、簡単なアナログ／デジタル
変換（以下Ａ／Ｄ変換と略す。）により、補正を行って
いる。このような補正方法を開示したものとして、例え
ば特開昭５６−１５７５７５がある。
変換（以下Ａ／Ｄ変換と略す。）により、補正を行って
いる。このような補正方法を開示したものとして、例え
ば特開昭５６−１５７５７５がある。
しかしこのような補正方法は、高速追従性が悪いため比
較的なめらかなシェーディングにしか対応できなかった
。
較的なめらかなシェーディングにしか対応できなかった
。
本発明の目的は、ビット間バラツキの大きい光学読取セ
ンサーのシェーディング補正や、多段階調レベルを必要
とするハーフトーンの再現に於ても高速追従可能なシェ
ーディング補正回路を提供することにある。
ンサーのシェーディング補正や、多段階調レベルを必要
とするハーフトーンの再現に於ても高速追従可能なシェ
ーディング補正回路を提供することにある。
本発明に於ては、上記目的を達成するためセンサーのビ
デオ信号をビット毎番こＡ／Ｄ変換し、それをＩｉＬ
ＯＩＶＩに記憶し、Ｄ／Ａ変換器により再生する補正回
路を提案する。本発明の補正回路は１ピント毎に高速追
従可能なためビット間バラツキの大きな光学読取センサ
ーや多段階調レベルを必要とするハーフトーンの再現に
於て有効である。
デオ信号をビット毎番こＡ／Ｄ変換し、それをＩｉＬ
ＯＩＶＩに記憶し、Ｄ／Ａ変換器により再生する補正回
路を提案する。本発明の補正回路は１ピント毎に高速追
従可能なためビット間バラツキの大きな光学読取センサ
ーや多段階調レベルを必要とするハーフトーンの再現に
於て有効である。
以下、本発明の一実施例を第１図及び第２図により説明
する。
する。
第１図は、センサーから出力されたビデオ信号をＡ／Ｄ
変換しＲＡ Ｍにデジタル値として記憶する回路を示す
。
変換しＲＡ Ｍにデジタル値として記憶する回路を示す
。
センサーのビデオ信号をバッファ１で受はサンプルホー
ルド２によりサンプルホールドした後、Ａ／Ｄ変換器４
の入力レベルに合う様にレベル変換回路３によりレベル
変換し、データサンプルクロック５のタイミングに同期
してＡ／Ｄ変換器４でＡ／Ｄ変換しＲＡＭ６へその値を
１ビット毎にデジタル値で記憶する。以上によりセンサ
ーの白レベル（シェープインク）ヲ記憶する。
ルド２によりサンプルホールドした後、Ａ／Ｄ変換器４
の入力レベルに合う様にレベル変換回路３によりレベル
変換し、データサンプルクロック５のタイミングに同期
してＡ／Ｄ変換器４でＡ／Ｄ変換しＲＡＭ６へその値を
１ビット毎にデジタル値で記憶する。以上によりセンサ
ーの白レベル（シェープインク）ヲ記憶する。
第２図は、第１図で記憶したセンサーの白レベル出力を
再生し、２値化のスライスレベル及びハーフトーン再現
用のディザパターンを再生する回路である。センサーの
出力ビデオ信号をバッファ１で受け、サンプルホールド
２によりサンプルホールドした後、一つば２値化用のコ
ンパレータ１７の中端子へ、一つは読み取０原稿の地肌
の明暗の検出や、ハーフトーン時の光源の明暗の検出を
するピークホールド回路８へ入力する。
再生し、２値化のスライスレベル及びハーフトーン再現
用のディザパターンを再生する回路である。センサーの
出力ビデオ信号をバッファ１で受け、サンプルホールド
２によりサンプルホールドした後、一つば２値化用のコ
ンパレータ１７の中端子へ、一つは読み取０原稿の地肌
の明暗の検出や、ハーフトーン時の光源の明暗の検出を
するピークホールド回路８へ入力する。
カウンター１０は、システムカウンターで、センサーか
ら読み取るタイミングと同じタイミングで動作し、セン
サーの白レベル（シューディング）を記憶しているＲＯ
Ｍ（１）１１とディザパターンを記憶しているＲ ＯＭ
（２）１２をセンサーの出／タ ／３ 力と同期して動作させ、Ｄ／Ａ変換器神及び−によりア
ナログ信号として再生する。ここで、先に述べたＲ Ａ
Ｍ ６に記憶されたセンサーの白レベル値はＲＯＭ（
１）に移し替えられている。
ら読み取るタイミングと同じタイミングで動作し、セン
サーの白レベル（シューディング）を記憶しているＲＯ
Ｍ（１）１１とディザパターンを記憶しているＲ ＯＭ
（２）１２をセンサーの出／タ ／３ 力と同期して動作させ、Ｄ／Ａ変換器神及び−によりア
ナログ信号として再生する。ここで、先に述べたＲ Ａ
Ｍ ６に記憶されたセンサーの白レベル値はＲＯＭ（
１）に移し替えられている。
Ｄ／Ａ変換器１３のＶｒｅｆ （基準電圧入力）には
、ピークホールド値を入力する事により、再生信号は、
２値化の時は原稿の地肌濃度に、ディザパターンの時は
光源の明るさに追従して、変動し、自ａｈ的にスライス
レベルを変動する事ができる。さらに、ディザパターン
の時は、シエーデング波形そのものをＲＯＭ （２）に
接続されたｌ） ／ Ａ変換器１３のＶｒｅｆへ入力す
る事により、各ビット毎のデ・ｆザパターンの電圧レベ
ルを変動させる事ができ、センサーのビット間バラツキ
ｆこ４従した、ディザパターン用スライスレベルを再生
可能となる。この様な回路構成により、センサーの出力
レベルのビット間バラツキに対して高速で追従する回路
を実現することができる。
、ピークホールド値を入力する事により、再生信号は、
２値化の時は原稿の地肌濃度に、ディザパターンの時は
光源の明るさに追従して、変動し、自ａｈ的にスライス
レベルを変動する事ができる。さらに、ディザパターン
の時は、シエーデング波形そのものをＲＯＭ （２）に
接続されたｌ） ／ Ａ変換器１３のＶｒｅｆへ入力す
る事により、各ビット毎のデ・ｆザパターンの電圧レベ
ルを変動させる事ができ、センサーのビット間バラツキ
ｆこ４従した、ディザパターン用スライスレベルを再生
可能となる。この様な回路構成により、センサーの出力
レベルのビット間バラツキに対して高速で追従する回路
を実現することができる。
本発明によれば、センサーの出力レベルカビント間で大
変バラツキの大きいセンサーを使用しても、その出力バ
ラツキに対してピット毎に高速で追従して行くので、出
力が均一なセンサーと同等に使用できる効果がある。
変バラツキの大きいセンサーを使用しても、その出力バ
ラツキに対してピット毎に高速で追従して行くので、出
力が均一なセンサーと同等に使用できる効果がある。
第１図は、本発明に係るシェーディング補正回路のうち
、ビデオ信号をＡ／Ｄ変換するためのＡ ／ Ｉ）変換
回路を示す回路図、第２図は、本発明に係るシェーディ
ング補正回路のうちＤ／’Ａ変換回路を示す図である。 １・・・バッファ ２・・・サンプルホールド回路３・
・・レベル変換回路 ４・・・Ａ／Ｄ変換用ＩＣ５・・
・ビデオデータに同期したクロック１６・・・記憶用Ｒ
ＡＭ ７・・・アドレスカウンター８・・・ピークホ
ールド回路 ９・・・ビデオデータに同期したクロック
２１０・・・システムカウンター １１・・・７工−デ
イング波形記憶ＲＯＭ（１）１２・・・ディザパターン
記憶ＲＯＭ（２） １ｘｒ・・・Ｄ／Ａ変遺用ＩＣ１
４・・・電流−電圧変換用オペアンプ １５・・・２値
化用スライスレベル設定回路１６・・・２値−デイザ切
り替えスイッチ １７・・・コンパレータ ぐ ＼１
、ビデオ信号をＡ／Ｄ変換するためのＡ ／ Ｉ）変換
回路を示す回路図、第２図は、本発明に係るシェーディ
ング補正回路のうちＤ／’Ａ変換回路を示す図である。 １・・・バッファ ２・・・サンプルホールド回路３・
・・レベル変換回路 ４・・・Ａ／Ｄ変換用ＩＣ５・・
・ビデオデータに同期したクロック１６・・・記憶用Ｒ
ＡＭ ７・・・アドレスカウンター８・・・ピークホ
ールド回路 ９・・・ビデオデータに同期したクロック
２１０・・・システムカウンター １１・・・７工−デ
イング波形記憶ＲＯＭ（１）１２・・・ディザパターン
記憶ＲＯＭ（２） １ｘｒ・・・Ｄ／Ａ変遺用ＩＣ１
４・・・電流−電圧変換用オペアンプ １５・・・２値
化用スライスレベル設定回路１６・・・２値−デイザ切
り替えスイッチ １７・・・コンパレータ ぐ ＼１
Claims (1)
- 光学読取りセンサーからの白レベル信号を１ビット毎に
アナログ−ディジタル変換しこれをシェーディング波形
として記憶する手段を設け、原稿読取時に前記シェーデ
ィング波形をディジタル−アナログ変換しかつ原稿の地
肌濃度をピークホールド値として当該ディジタル−アナ
ログ変換の基準値とするよう構成されたシェーディング
補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269291A JPS62130065A (ja) | 1985-12-02 | 1985-12-02 | シエ−デイング補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269291A JPS62130065A (ja) | 1985-12-02 | 1985-12-02 | シエ−デイング補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130065A true JPS62130065A (ja) | 1987-06-12 |
Family
ID=17470300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60269291A Pending JPS62130065A (ja) | 1985-12-02 | 1985-12-02 | シエ−デイング補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118717A (ja) * | 1987-10-31 | 1989-05-11 | Yaskawa Electric Mfg Co Ltd | エンコーダの基準電圧設定回路 |
| JPH01222573A (ja) * | 1988-03-02 | 1989-09-05 | Matsushita Electric Ind Co Ltd | 画像読み取り装置 |
-
1985
- 1985-12-02 JP JP60269291A patent/JPS62130065A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118717A (ja) * | 1987-10-31 | 1989-05-11 | Yaskawa Electric Mfg Co Ltd | エンコーダの基準電圧設定回路 |
| JPH01222573A (ja) * | 1988-03-02 | 1989-09-05 | Matsushita Electric Ind Co Ltd | 画像読み取り装置 |
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